【摘 要】
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由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结
【机 构】
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电子科技大学通信抗干扰技术国家级重点实验室
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由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结构。它通过列交换处理,校验矩阵形成了k个子矩阵,子矩阵之间数据以并行机制处理。这种实现方法解决了当校验矩阵为完全随机时,硬件资源和数据吞吐量平衡的问题。该译码器码长为3 944 b,使用Xilinx的Virtex-ⅡPro70芯片实现。结果表明,当迭代次数为20次时,数据吞吐量达到了6.5 Mb/s。
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