论文部分内容阅读
提高指令级并行度是微处理器体系结构发展的重要方向，也是开发基于FPGA的高性能微处理器的重要内容之一。本文论述了一个基于FPGA的流水线微处理器的指令流水线结构和系统设计，针对在指令流水执行过程中出现的相关问题，提出了相应的检查算法及解决方法。通过一个典型程序对流水线微处理器功能进行仿真，其运行结果表明此微处理器的最大吞吐率为一个时钟周期解释完一条指令，证实了流水线微处理器设计的正确性和高性能。该微处理器的设计在开发未来具有微处理功能的专用集成电路设计方面具有较高的实用价值。