论文部分内容阅读
提出了一种可用于伪卫星定位系统中的同步电路设计的方法。该方法以锁相和同步原理为基础，使用硬件描述语言（VHDL）进行编程，在复杂可编程逻辑器件（CPLD）中建立分频、同步硬件模块。外围锁相环路的输出信号为要求产生的时钟信号，该信号通过两级分频电路，第二级的输出信号与信号源的输出信号作为锁相环路的输入信号，第一级输出信号作为同步电路的输入信号。该同步电路的一路输出为要求产生的同步信号，另一路为要求产生的时钟信号和同步信号的合路信号。在MAX＋plusⅡ下的仿真结果达到了预期要求，对实际电路进行调试的结果表明