基于重定时的时序逻辑优化策略

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提出了一种去除同步时序电路中冗余逻辑的方法.针对时序冗余难于识别的问题,这种方法引入重定时技术,将电路中的时序冗余转换为冗余的组合逻辑,然后利用已有的比较成熟的组合逻辑优化工具将具去除.这样避免了提取电路的状态表及电路状态空间的遍历,从而能够大大降低时序电路冗余识别和支除的复杂度.将相关算法应用于ISAS’89基准电路集,结果验证了其有效性。
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