【摘 要】
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随着集成电路工艺进入纳米时代,可靠性已成为片上网络设计的一个关键因素。本文设计实现了一种基于增强学习的片上网络容错偏转路由器,该路由器在发送包的同时采用增强学习的
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随着集成电路工艺进入纳米时代,可靠性已成为片上网络设计的一个关键因素。本文设计实现了一种基于增强学习的片上网络容错偏转路由器,该路由器在发送包的同时采用增强学习的方法对路由表进行重配置以实现容错路由。为了提高性能,我们对路由器进行了流水线优化设计,采用2级流水线实现。在TSMC65nm工艺下综合结果表明,2级流水线路由器频率提升了近一倍达到750MHz,而面积开销仅增加了22%。在合成通信模式下的模拟结果表明,2级流水线容错偏转路由器的平均网络延迟优于无流水线路由器。
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