【摘 要】
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根据Nios Ⅱ嵌入式系统的Avalon总线规范,提出了一种伪随机序列信号发生器IP核的设计方法,详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软硬件协同设计,实现了阶
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根据Nios Ⅱ嵌入式系统的Avalon总线规范,提出了一种伪随机序列信号发生器IP核的设计方法,详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软硬件协同设计,实现了阶次与码字时长可调的伪随机序列信号发生器IP核设计。在可控震源信号发生器设计中对IP核进行验证,证明了其可行性和正确性。
According to the Avalon bus specification of Nios Ⅱ embedded system, a design method of IP core of pseudo-random sequence signal generator is proposed. The hardware and software design of IP core are introduced in detail. The method uses the collaborative design of hardware and software of the custom component to realize the design of the pseudo-random sequence signal generator IP core with adjustable order and code length. The verification of IP core in the design of Vibrator signal generator proves its feasibility and correctness.
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