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设计实现了一种数据率可调,m序列级数可配置的伪随机序列发生器.该设计在线性反馈移位寄存器基础上,通过线性反馈函数来产生模最长的m序列,并利用FPGA的可重构性与灵活性,采用硬件描述语言VHDL进行设计,使用QuartusⅡ8.0进行综合布线,最终适配到DE2开发板用示波器等设备进行了测试.系统设计具有结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络、通信、信息安全等领域.