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（1.延安大学西安创新学院，陕西 西安 710100；2大唐户县第二发电厂，陕西 西安 710302）
摘 要：针对无人变电所遥视环节存在的视频帧存储器本身没有地址线的问题，在通过大量调研、资料检索、理论分析的基础上，采用处理器和可编程逻辑器件（DSP+CPLD）相结合的技术路线，设计一种既简单又实用的视频帧存储器地址生成器的设计方案。
关键词：变电所；SAA7111；CPLD；EPM7128a
中图分类号：TB 文献标识码：A文章编号：1672-3198（2011）17-0266-01
1 SAA7111视频扫描方式及输出时序分析
SAA7111对从摄像头出来的CVBS模拟信号A/D用到的控制信号主要有VREF场参考信号、HREF行参考信号、RTS0奇偶场信号、LLC2像素时钟信号、FEI数据输出始能信号。
2 视频帧存储器地址生成器的设计
由前面分析得知SAA7111一帧视频数据是按奇、偶场方式以格式YUV4:2:2方式输出，PAL制式，输出图像分辨率720*576。因为720*576数据量比较大，考虑到DSP存储空间、处理速度以及具体应用变电所的实际要求，设定采集图像窗口大小为360*288，即在两个HREF正脉冲期间有360个LLC2正脉冲有效，每行360个像素；在VREF两个正脉冲之间有288个正脉冲有效，即288行。利用CPLD作为地址生成器给出有效地址，相当于对图像进行剪裁，仅存储图像的中间部分，实际采集数据大小为360*288103 680K字节。
本系统对SAA7111输出720*576大小的图像取中间部分，则像素X有效值X：541>X>180；行Y有效值Y：433>Y>144。由于一帧视频数据按奇、偶两场采集，故像素X实际有效值X：541>X>180；行Y有效值为Y：（217>Y>72）||（505>Y>360）。另外还有两个信号RTS0和HOLDA，RTS0上升沿标志着新的一幅图像到来，保证采到的是一幅完整的图像数据，HOLDA1标志DSP5402已出让SRAM地址总线，CPLD可以占用SRAM地址总线存储视频数据。
本系统选用EPM7128a作为帧地址生成器。根据采集一行和一场关系，借助EPM7128a作为帧地址生成器利用VHDL语言设计三个计数器P、H、A并对其功能说明如下：
P（像素计数器）：一个时钟端CLK1，一个始能端EN1，一个输出端Q1，计数值720。LLC2上升沿提供计数时钟，RTS0上升沿到来后如果HREF&HOLDA1则P计数器始能。RTS0上升沿代表完整的一幅图像到来，HREF1代表进入行有效期，HOLDA1代表DSP已完成总线出让。输出端Q1当计数值X:541>X>180时输出Q11，其它情况Q10，保证一行采样360个像素点。
H（行计数器）：一个时钟端CLK2，一个始能端EN2，一个输出端Q2，计数值576。HREF上升沿提供计数时钟，RTS0上升沿到来后如果VREF&HOLDA1则H计数器始能，VREF1代表进入场有效期。输出端Q2当计数值Y：（217>Y>72）||（505>Y>360）时输出值Q21，其它情况Q20，保证一场采样144行，一帧图像两场共采样288行。
A（地址计数器）：一个时钟端CLK，一个始能端EN，18个地址输出端Q［17..0］，计数值103 680，一个进位标志E。LLC2上升沿提供计数时钟，P和H计数器的输出Q1&Q2作为始能端，保证采到的数据为符合要求的有效数据。当Q1&Q21时，C计数器始能，地址输出端Q［17..0］随着LLC2的到来地址加1，同时输出视频数据存储地址。当A计数器计满103 680，进位标志E1结束视频数据采集。
由于CPLD两次用到DSP的HOLD引脚，一次是当门打开时，置HOLD0使DSP出让总线；另一次是当A计数器进位标志E1时使HOLD1结束DSP的HOLD模式，结束视频数据采集。故由此可知DSP的HOLD引脚状态由A的进位标志E和门的状态D（门打开时D0，门关闭时D1）决定。HOLD与E、D的逻辑关系如表1所示。
表1 HOLD状态与进位E及门状态D逻辑表
由表1得到：HOLDE||D。故把门的状态D和E相或连到DSP的HOLD引脚上作为其驱动信号即可。
根据以上分析，设计视频帧存储器地址生成器电路如图1所示。
参考文献
［1］赵秉彦，朱洪缪，黄宜珍.无人值班变电站的选进性、现存问题及建议［J］.山西电力技术，1995，（2）：22-25.
摘 要：针对无人变电所遥视环节存在的视频帧存储器本身没有地址线的问题，在通过大量调研、资料检索、理论分析的基础上，采用处理器和可编程逻辑器件（DSP+CPLD）相结合的技术路线，设计一种既简单又实用的视频帧存储器地址生成器的设计方案。
关键词：变电所；SAA7111；CPLD；EPM7128a
中图分类号：TB 文献标识码：A文章编号：1672-3198（2011）17-0266-01
1 SAA7111视频扫描方式及输出时序分析
SAA7111对从摄像头出来的CVBS模拟信号A/D用到的控制信号主要有VREF场参考信号、HREF行参考信号、RTS0奇偶场信号、LLC2像素时钟信号、FEI数据输出始能信号。
2 视频帧存储器地址生成器的设计
由前面分析得知SAA7111一帧视频数据是按奇、偶场方式以格式YUV4:2:2方式输出，PAL制式，输出图像分辨率720*576。因为720*576数据量比较大，考虑到DSP存储空间、处理速度以及具体应用变电所的实际要求，设定采集图像窗口大小为360*288，即在两个HREF正脉冲期间有360个LLC2正脉冲有效，每行360个像素；在VREF两个正脉冲之间有288个正脉冲有效，即288行。利用CPLD作为地址生成器给出有效地址，相当于对图像进行剪裁，仅存储图像的中间部分，实际采集数据大小为360*288103 680K字节。
本系统对SAA7111输出720*576大小的图像取中间部分，则像素X有效值X：541>X>180；行Y有效值Y：433>Y>144。由于一帧视频数据按奇、偶两场采集，故像素X实际有效值X：541>X>180；行Y有效值为Y：（217>Y>72）||（505>Y>360）。另外还有两个信号RTS0和HOLDA，RTS0上升沿标志着新的一幅图像到来，保证采到的是一幅完整的图像数据，HOLDA1标志DSP5402已出让SRAM地址总线，CPLD可以占用SRAM地址总线存储视频数据。
本系统选用EPM7128a作为帧地址生成器。根据采集一行和一场关系，借助EPM7128a作为帧地址生成器利用VHDL语言设计三个计数器P、H、A并对其功能说明如下：
P（像素计数器）：一个时钟端CLK1，一个始能端EN1，一个输出端Q1，计数值720。LLC2上升沿提供计数时钟，RTS0上升沿到来后如果HREF&HOLDA1则P计数器始能。RTS0上升沿代表完整的一幅图像到来，HREF1代表进入行有效期，HOLDA1代表DSP已完成总线出让。输出端Q1当计数值X:541>X>180时输出Q11，其它情况Q10，保证一行采样360个像素点。
H（行计数器）：一个时钟端CLK2，一个始能端EN2，一个输出端Q2，计数值576。HREF上升沿提供计数时钟，RTS0上升沿到来后如果VREF&HOLDA1则H计数器始能，VREF1代表进入场有效期。输出端Q2当计数值Y：（217>Y>72）||（505>Y>360）时输出值Q21，其它情况Q20，保证一场采样144行，一帧图像两场共采样288行。
A（地址计数器）：一个时钟端CLK，一个始能端EN，18个地址输出端Q［17..0］，计数值103 680，一个进位标志E。LLC2上升沿提供计数时钟，P和H计数器的输出Q1&Q2作为始能端，保证采到的数据为符合要求的有效数据。当Q1&Q21时，C计数器始能，地址输出端Q［17..0］随着LLC2的到来地址加1，同时输出视频数据存储地址。当A计数器计满103 680，进位标志E1结束视频数据采集。
由于CPLD两次用到DSP的HOLD引脚，一次是当门打开时，置HOLD0使DSP出让总线；另一次是当A计数器进位标志E1时使HOLD1结束DSP的HOLD模式，结束视频数据采集。故由此可知DSP的HOLD引脚状态由A的进位标志E和门的状态D（门打开时D0，门关闭时D1）决定。HOLD与E、D的逻辑关系如表1所示。
表1 HOLD状态与进位E及门状态D逻辑表
由表1得到：HOLDE||D。故把门的状态D和E相或连到DSP的HOLD引脚上作为其驱动信号即可。
根据以上分析，设计视频帧存储器地址生成器电路如图1所示。
参考文献
［1］赵秉彦，朱洪缪，黄宜珍.无人值班变电站的选进性、现存问题及建议［J］.山西电力技术，1995，（2）：22-25.