【摘 要】
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讨论了一种在FPGA中可实现的FIR滤波器结构.该结构采用基于流水线型的乘加器和进位保留的加法阵列.为减少硬件消耗,乘法器使用的部分积由修改的Booth算法产生.FIR滤波器用VHD
【机 构】
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复旦大学专用集成电路与系统国家重点实验室,上海,200433
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讨论了一种在FPGA中可实现的FIR滤波器结构.该结构采用基于流水线型的乘加器和进位保留的加法阵列.为减少硬件消耗,乘法器使用的部分积由修改的Booth算法产生.FIR滤波器用VHDL进行描述,并综合到FPGA中.从综合结果来看,提出的FIR结构可以在XC4025e-2中以50 MHz的时钟频率高速运行.
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