【摘 要】
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为有效提升CIS（CMOS Image Sensor）器件的FWC（Full Well Capacity）,需要将更高能量的DWP IMP注入到更小的space pattern区,相比较单一的光刻胶,引入TRL（TriLayer：PR/Si HM/SOC）并使
【基金项目】
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上海市经济和信息化委员会软件和集成电路产业发展专项基金(2015.150204)
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为有效提升CIS（CMOS Image Sensor）器件的FWC（Full Well Capacity）,需要将更高能量的DWP IMP注入到更小的space pattern区,相比较单一的光刻胶,引入TRL（TriLayer：PR/Si HM/SOC）并使用干刻方法能有效地形成了high-aspect-ratio（高深宽比,〉20）的图案掩模。其中,DPW IMP阻挡掩模可以做到更厚,约4.2μm,DPW pattern的space可以做到更小,约0.2μm。该工艺革新为后续deeper DPW IM
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