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摘要：为了实现在篮球比赛中简单方便无误差的倒计时功能，通过掌握Verilog语言，在Quartus|| 软件下的编程、仿真、顶层文件电路图，初步设计出30秒可控的篮球计时器。
关键词：FPGA；Verilog；Quartus‖
中图分类号：TP393 文献标识码：A 文章编号：1009-3044（2019）06-0253-02
在紧张激烈的篮球比赛倒计时环节，如何轻松方便进行倒计时，不出差错，这个时候就需要借助更可靠的机器来计时。篮球30秒可控计时器，可以准确可靠的计算时间，弥补人类短时计时时易出现的误差。
1 原理
1.1 FPGA的简单介绍
FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是在PLA、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。（—— 引用于百度百科词条）
1.2 实验的设计原理
篮球30秒可控計时器是由三部分组成的，有10分频器、30秒钟内可控的递减计时器以及报警提示电路。30秒钟可控的递减计时器是系统核心部件，该是由外部的开关键控制高低电平实现清零，直接能控制减计时器进行复位和解除报警。当开关键预置为低电平有效，若输出高低位是30秒时，开始启动计时。启动计时由开关使能来控制启动、暂停。
2 总体设计
总体设计框图，如图1所示。
3 详细设计
3.1 主要功能
⑴能具有30秒计时和显示的功能；
⑵设计中具有外部开关，能使计时器实现直接清零、装数、开始和暂停/连续的功能；
⑶对于30秒倒计时，其计时间隔为1秒；
⑷当计时器随时间递减，计时为0时，显示器不能灭灯，并同时发出报警提示信号；
⑸可以解除报警信号。
3.2 要求
要在Quartus‖软件平台上，建立出计数器电路顶层电路文件，并做出编译和仿真。
3.3 输入/出信号说明
输入信号：时钟位CPA、直接清零位CR、预置（装数）位LD及减计数使能（启动/暂停）位S。
输出信号：计时输出信号QH[3..0]、QL[3..0]高位和低位还有报警信号L。
3.4 软件流程图
如图2所示。
3.5 框图顶层文件
原理图，如图3所示：
4 仿真
其仿真图如图4 所示
通过仿真波形可以看出，当30秒可控计的时器进行正常的递减计数时，开关键使能使S=0时能实现保持功能。另外，当开关键装数LD为低电平时有效，使得立即能预置输出变量QH、QL为0011和0000，实现装数的功能。若当计时器递减计数到0时，发出报警提示信号L=1。当开关键输入，使清零位为低电平信号时，直接能使计时器复位并能解除警报，使实现系统控制功能。
5 验证
6 总结
通过对FPGA的初步学习，基础的掌握了Quartus‖软件的使用方法，运用软件能设计符合功能的电路，并用Verilog语言进行对分频、倒计时、报警这三部分的编程，通过软件进行仿真对比，对结果进行验证。经过反复修改与验证后，最终实现了所需功能，使30秒篮球可控计时器能够正常使用。
参考文献：
[1] 陈赜，邹道胜，朱如琪.CPLD/FPGA与ASIC设计实践教程[M]. 2版.北京：科学出版社，2010.
[2] 蒋小燕，俞伟钧，张立臣.EDA技术及VHDL[M].南京：东南大学出版社，2008.
【通联编辑：唐一东】
关键词：FPGA；Verilog；Quartus‖
中图分类号：TP393 文献标识码：A 文章编号：1009-3044（2019）06-0253-02
在紧张激烈的篮球比赛倒计时环节，如何轻松方便进行倒计时，不出差错，这个时候就需要借助更可靠的机器来计时。篮球30秒可控计时器，可以准确可靠的计算时间，弥补人类短时计时时易出现的误差。
1 原理
1.1 FPGA的简单介绍
FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是在PLA、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。（—— 引用于百度百科词条）
1.2 实验的设计原理
篮球30秒可控計时器是由三部分组成的，有10分频器、30秒钟内可控的递减计时器以及报警提示电路。30秒钟可控的递减计时器是系统核心部件，该是由外部的开关键控制高低电平实现清零，直接能控制减计时器进行复位和解除报警。当开关键预置为低电平有效，若输出高低位是30秒时，开始启动计时。启动计时由开关使能来控制启动、暂停。
2 总体设计
总体设计框图，如图1所示。
3 详细设计
3.1 主要功能
⑴能具有30秒计时和显示的功能；
⑵设计中具有外部开关，能使计时器实现直接清零、装数、开始和暂停/连续的功能；
⑶对于30秒倒计时，其计时间隔为1秒；
⑷当计时器随时间递减，计时为0时，显示器不能灭灯，并同时发出报警提示信号；
⑸可以解除报警信号。
3.2 要求
要在Quartus‖软件平台上，建立出计数器电路顶层电路文件，并做出编译和仿真。
3.3 输入/出信号说明
输入信号：时钟位CPA、直接清零位CR、预置（装数）位LD及减计数使能（启动/暂停）位S。
输出信号：计时输出信号QH[3..0]、QL[3..0]高位和低位还有报警信号L。
3.4 软件流程图
如图2所示。
3.5 框图顶层文件
原理图，如图3所示：
4 仿真
其仿真图如图4 所示
通过仿真波形可以看出，当30秒可控计的时器进行正常的递减计数时，开关键使能使S=0时能实现保持功能。另外，当开关键装数LD为低电平时有效，使得立即能预置输出变量QH、QL为0011和0000，实现装数的功能。若当计时器递减计数到0时，发出报警提示信号L=1。当开关键输入，使清零位为低电平信号时，直接能使计时器复位并能解除警报，使实现系统控制功能。
5 验证
6 总结
通过对FPGA的初步学习，基础的掌握了Quartus‖软件的使用方法，运用软件能设计符合功能的电路，并用Verilog语言进行对分频、倒计时、报警这三部分的编程，通过软件进行仿真对比，对结果进行验证。经过反复修改与验证后，最终实现了所需功能，使30秒篮球可控计时器能够正常使用。
参考文献：
[1] 陈赜，邹道胜，朱如琪.CPLD/FPGA与ASIC设计实践教程[M]. 2版.北京：科学出版社，2010.
[2] 蒋小燕，俞伟钧，张立臣.EDA技术及VHDL[M].南京：东南大学出版社，2008.
【通联编辑：唐一东】