【摘 要】
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针对随机构造的QC-LDPC码可能在构造中产生会产生短环的情况,提出了添加约束使其没有短环的构造方法,对硬件实现中的采用分层译码算法进行了简要的介绍。实验仿真表明,与传统
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针对随机构造的QC-LDPC码可能在构造中产生会产生短环的情况,提出了添加约束使其没有短环的构造方法,对硬件实现中的采用分层译码算法进行了简要的介绍。实验仿真表明,与传统译码算法相比,分层译码算法具有效率高、延时短及吞吐量大等优点。选用Alter公司的EP3SL340H1152I4器件实现码长为4096,列重为4,行重为16,码率为3/4的QC-LDPC码的硬件译码算法。译码器在100 MHz的工作频率下,最大迭代次数为5时,吞吐量可以达到157.05 Mbps。
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