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全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行......
为了提高二进制乘法器的速度并降低其功耗，在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块......
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设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和......
以自主设计的图形处理单元（GraphicProcessingUnit，GPU）所需求的浮点乘法处理能力为目标，设计并实现了6级全流水线的单精度浮点乘法器，......
