BOOTH编码相关论文
针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相......
随着物联网和可穿戴式设备等应用的兴起,功耗逐渐成为集成电路设计者必须考虑的重要因素。乘法器作为微处理器和数字信号处理器中......
多媒体技术的快速发展,对数据存储、传输和处理提出了挑战.本文针对多媒体技术中的图像压缩进行了研究.静态图像压缩JPEG标准由于......
阐述了一种24×24bit+48bit带饱和处理的乘加单元的优化设计.在乘法器的设计中,采用改进的Booth算法,并将被加数作为乘法器的一个......
分裂基傅立叶快速变换算法以其具有最少的乘法次数、加法次数和良好的算法结构,成为目前最好的针对N=2的FFT算法.该论文用ASIC半定......
随着微电子工艺的不断发展，在芯片设计过程中，功耗成为速度和面积以外的另外一个重要的因素。而乘法操作运算在数字信号处理领域里大......
浮点乘加部件(Multiply-Add Fused, FMA)是高性能微处理器中的核心运算部件之一,它的速度与功耗对整个微处理器性能具有很大的影响......
高性能数字乘法器是现代中央处理器和数字信号处理器中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在.过去的十年......
在数字信号处理器(DSP)设计中,乘加操作是DSP的关键部分,乘加器决定时钟周期且占据相当大的芯片面积,单位时间内能够完成乘加操作......
学位
采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时......
论文介绍了自适应盲均衡器的FPGA设计,主要对自适应均衡器的核心运算单元-采用booth编码算法设计的高性能乘累加(MAC)运算单元进行......
为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码......
基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。......
为了提高二进制乘法器的速度并降低其功耗，在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块......
阐述了一种24×24bit＋48bit带饱和处理的乘加单元的优化设计．在乘法器的设计中，采用改进的Booth算法，并将被加数作为乘法器的一个......
文章提出了一种新的高速低功耗晶体管级改进Booth编码单元电路.该电路组合了CMOS逻辑电路和传递管逻辑电路,采用高速低功耗XOR和XN......
介绍了一种8位RISC结构单片机中乘法器的设计方法,分析了移位相加、加法器树、Booth编码-移位相加等多种乘法器的工作原理,并采用S......
乘加操作是数字信号处理器（DSP）的关键部分，单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通......
文中介绍8位RISC结构单片机中乘法器的设计方法,分析移位相加、加法器树、BOOTH编码-移位相加等多种乘法器的工作原理,并用Synopsy......
提出了一种16×16位的高速低功耗流水线乘法器的设计.乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻......
文章基于一种用于红外图像小目标检测的多级滤波算法,提出其硬件实现结构.该结构选用统一的1×3模板,通过改变滤波器的级连数......
设计了一个应用于H可（快速傅里叶变换）系统的43位浮点乘法器．该乘法器采用一种先进的MBA（modifled Booth algorithm）编码与部分积产生技......
双域乘法器在椭圆曲线密码学中具有重要意义，是构成双域模乘器的重要组件．考虑到双域乘法器的关键路径主要由GF（p）域决定；因此，在传统的......
采用一种改进的基-4BOOTH编码和华莱士树的方案，设计了应用于数字音频广播（DAB）SOC中的FFT单元的24×24位符号定点并行乘法器．通过......
高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频.传统的乘法器的设计,在最终......
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的Booth编码,生......
全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行......
采用了一种改进的基-4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器.乘法器电路利用CPL逻辑来实现.通过对关键延......
该文设计的适合于在FPGA中实现的乘法器结构，采用自定义的26位浮点数据格式，利用改进的基4Booth编码方式，以及CSA和4-2压缩器综合的Wa......
多媒体处理经常包括许多乘加操作.给出了一种新型的适用于多媒体处理器的MAC单元的设计,它用两个8b×8b的乘法器来完成3种不同......
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小......
为了加快数据处理能力,满足图像和数字信号处理的要求,本文设计和实现了一种64位SIMD定点乘加器,通过乘法器和加法器实现加减法、M......
本文提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器,利用HDL进行RTL级的乘法器的设计,因而可以方便......
在Montgomery模乘算法基础上,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程,将算法迭代次数减为原来的......
针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方......
设计了一个双精度浮点乘法器.该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速......
基于0.6 μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器.采用传输管逻辑设计电路结构,获得了低功耗的电路性能......
针对基于标准CMOS单元库的DSP系统专用MAC设计,本文提出了构建多模式算法最小并集的通用MAC平台思想以满足各种运算模式要求,并提......
描述了一种新型的高性能高能效SIMD乘法阵列的结构．该乘法阵列支持同时执行1个64位乘法，4个32位乘法或16个16位有符号/无符号乘法．通......
在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器......
研究了利用FPGA实现浮点FI叮的技术，提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案，结合数据缓冲和并......
提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器,利用HDL进行RTL级的高速运算的乘法器的设计.它可以......
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部......
高速乘法器在数字信号处理等方面具有重要的应用价值，而且正成为许多高速电路设计的瓶颈。目前大多乘法器是在针对具体工艺的技术上......
给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源......
介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4：2列压缩结构，提高了乘法器的速度，降低了系统的功耗，且结构更规......
根据两位的Booth编码技术和符号预测技术，针对Blakley模乘算法进行了分析和改进，采用了一种理想的适合于硬件实现的算法。根据此算法......
模2^n＋1乘法（n=8、16）在分组密码算法中比较常见，如IDEA算法，但由于其实现逻辑复杂，往往被视为密码算法性能的瓶颈。提出了一种适用于分......
