【摘 要】
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本文完成了一种24bit×24bit+48bit带饱和处理的乘加单元设计,在乘法器的设计中,采用改进的Booth算法(MBA)减少了部分积的数目以适应高速运算,并用由compressor组成的Wallacetree来将产生的部分积相加.在设计中,将被加数作为乘法器的一个部分积参与到Wallacetree阵列中来完成乘加运算,大大提高了MAC的性能,同时通过增加饱和检测和处理电路实现了饱和处理功能.
【机 构】
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东南大学国家专用集成电路工程中心,210096
【出 处】
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第十四届全国半导体集成电路、硅材料学术年会
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本文完成了一种24bit×24bit+48bit带饱和处理的乘加单元设计,在乘法器的设计中,采用改进的Booth算法(MBA)减少了部分积的数目以适应高速运算,并用由compressor组成的Wallacetree来将产生的部分积相加.在设计中,将被加数作为乘法器的一个部分积参与到Wallacetree阵列中来完成乘加运算,大大提高了MAC的性能,同时通过增加饱和检测和处理电路实现了饱和处理功能.
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