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超大规模集成电路半导体工艺尺寸的不断减小使测试的复杂度和测试成本不断提升.测试数据压缩率和测试应用时间是降低测试成本的关键因素.内建自测试作为一种可测性设计方法能有效地提高电路的可测性，并降低测试成本.一种新的基于折叠计算的并行BIST方案在发掘折叠计算特性的基础上，使得同一折叠种子生成的相邻测试向量仅有1位不同，从而使得并行测试的控制电路极其简单.通过折叠计算压缩的测试向量可以并行的移入多扫描链.ISCAS标准电路的实验表明其在保障高测试故障覆盖率及高测试数据压缩率的同时，平均测试应用时间较同类方案显著降低.