在摩尔定律的推动下,集成电路技术持续高速发展,面积与时序不再是集成电路设计中唯一要考量指标,功耗逐渐成为制约集成电路发展的重要因素。随着晶体管尺寸从微米级发展到纳米量级,芯片集成度呈现指数级增长,静态功耗到了不可忽视的地步。在极小尺寸、高集成度的情况下,如何平衡时序、面积去降低功耗成为了芯片设计各个阶段面临的一大挑战。本论文基于TSMC 7nm工艺,以ARM CPU核模块ananke＿core作为研究对象,借助Cadence公司Genus和Innovus工具,运用低功耗技术完成该模块从RTL级到后端布局布线的设计流程;同时提出通过i Spatial技术和设置功耗优化模式对逻辑综合与后端全局物理综合流程进行优化,实现该模块总功耗的进一步降低。本论文的主要内容和研究成果如下:（1）完成此ananke＿core模块从RTL级到后端布局布线的低功耗设计流程。在电源意图文件UPF的定义下,以改善功耗、性能、面积（Power Performance Area,PPA）指标为前提,借助Genus工具完成了RTL级到门级网表的转化,通过Innovus工具实现了CPU模块内各单元的布局规划、标准单元摆放、时钟树综合、布线等设计,并对物理设计过程中出现的时序违例、高功耗、面积利用率高等问题进行修复和优化。（2）基于i Spatial解决方案对前端RTL级逻辑综合行为进行优化。利用Genus工具对ananke＿core模块的前端逻辑综合流程和导入数据进行重新配置,基于引擎统一的概念调用Innovus工具的Giga Place和Giga Opt引擎,在前端逻辑综合阶段进行单元间的快速布局布线和时序违例、功耗等指标的修复及优化,实现对后端设计的PPA结果的提前预测。基于前端准确的布局结果进行逻辑结构的优化,不仅减少了前后端的迭代次数,更提高了综合生成的门级网表的质量,为后端布局过程节省了约4小时的运行时间,降低了1.21%的功耗,时序优化了67.21%。（3）引入新功耗优化流程,对全局物理综合阶段的优化行为进行干预,实现总功耗的进一步优化。本设计在原有流程的基础采用高强度功耗优化模式,引入Force Downsizing行为进行功能不变、面积更小的单元替换实现功耗大幅降低;随后通过Power Aware Timing Opt流程进行考虑功耗的时序修复;最后引入Aggressive Power Reclaim步骤在满足时序约束的情况下进行总功耗的二次降低;同时根据模块中动态功耗与静态功耗占比情况,设置leakage To Dynamic Ratio参数为0.1,对动态功耗进行重点优化,最终使模块总功耗降低了6.35%,面积利用率降低3.17%,时序优化了36.65%。本论文中使用的i Spatial解决方案以及后端物理设计中功耗优化的方式为芯片设计中RTL级到后端布局布线阶段的功耗优化提供了理论基础和解决方法,对如何降低芯片功耗具有一定参考意义。