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在集成电路的规模变得越来越大的今天，具有开发周期短、开发成本低和可靠性高等优点的专用集成电路(ASIC)得到了越来越快的发展，这中间性能优良的标准单元库成为连接ASIC用户和工艺线之间不可或缺的桥梁。实践证明，没有可靠的标准单元就无法进行高水平的ASIC设计。目前集成电路技术已经发展进入超深亚微米阶段，从0.18μm技术节点开始，半导体制造工艺中广泛采用了亚波长光刻技术。当集成电路的特征尺寸接近曝光系统的理论分辨率极限时，光刻后的图像将发生明显的畸变，严重的影响产品的成品率。而且，随着亚波长光刻技术进一步向极限迈进，新的集成电路可制造性和成品率问题也在不断的涌现。本文针对亚波长光刻条件下标准单元设计中可能遇到的与物理设计相关的可制造性问题，提出了新的工艺规则和解决方法。使用分辨率增强技术和光刻模拟仿真，以边缘放置错误值和版图面积作为评价标准，实例表明，新的工艺规则和方法与生产厂家默认规则相比，更适合在芯片设计初始阶段提高产品成品率。有利于缩短设计周期，增强芯片的市场竞争力。最后基于改进后的0.18μm工艺规则，完成标准单元版图的可制造性设计工作。