SOI横向功率器件是SOI功率集成电路(PowerIntegratedCircuit,PIC)和SOI单片功率系统(PowerSystemOnaChip,PSOC)的核心器件，高电压大电流是其工作的基本状态，但是由于材料结构的特殊性，SOI中的埋层不但阻止了衬底参与耐压，而且强烈恶化了横向电场，使得击穿电压急剧降低。虽然众多研究人员提出了各种各样的措施来改善SOI的击穿特性，但是却又带来导通电阻增加以及为了制造某些特殊结构使得制造成本增加的副作用，同时对器件性能的改善也很有限。　　 本课题组提出了一种新型横向耐压技术——横向变厚度(VariedLateralThickness,VLT)技术，初步研究表明，基于此技术设计的SOILDMOS器件，具有击穿电压高、导通电阻小的特点。VLT技术的最大难点在于从工艺上如何制造从源到漏逐渐变化的漂移区厚度，为此本文从以下几个方面对这种新型横向耐压技术的制造工艺进行了研究。首先研究了SOIVLTLDMOS的基本结构，耐压机理以及漂移区掺杂浓度、漂移区长度、顶层硅厚度、埋氧层厚度对击穿特性的影响。其次对单窗口LOCOS进行了研究，得到其氧化层轮廓模型，通过仿真对比，此模型与实际结果吻合相当良好，从而证实了本模型的正确性和合理性。进而提出采用多窗口LOCOS法来形成VLT漂移区结构，建立了用于优化窗口宽度、间距和数目的数学模型，开发了用于优化窗口尺寸和位置的计算机程序，并对工艺容差进行了分析。最终通过工艺模拟仿真设计出了有效长度分别为15μm和46μm的VLT漂移区结构，证实了模型的正确性。最后设计了一种制造SOIVLTLDMOS的CMOS兼容工艺，通过工艺和器件联合仿真来调整工艺参数和条件，确定了最佳的工艺参数和实验条件，并详细研究了漂移区长度为15μm的SOIVLTLDMOS的工艺流程设计，数值仿真结果表明，该新型器件的漂移区电场趋于理想的常数分布，其最大击穿电压达328V，漂移区浓度为7.6e15cm-3,比具有相同几何参数的RESURF结构器件分别提高了约29.13％和130.3％。