近年来随着半导体技术的进步，晶体管尺寸的研究已经进入了纳米尺度，同时器件尺寸的缩小使得芯片晶体管密度显著增加，在这种情况下工艺涨落对电路的影响逐渐增大，而且随着智能手机等便携式设备的普及则希望芯片的功耗尽量降低来延长待机时间。作为电路芯片的重要组成部分，静态随机存储器(SRAM)阵列的面积和功耗占据了电路中很大一部分，因此研究具有高稳定、高密度和低功耗的SRAM具有十分重要的意义。SRAM单元的尺寸缩小则依赖于各类新器件与电路的协同设计(Co-design)。　　围栅硅纳米线器件因为良好的栅控能力、抗涨落特性、制造工艺与传统CMOS工艺的兼容性，使其在小尺寸器件上具有很大的应用潜力。本文将从基于围栅硅纳米线器件的SRAM的性能上进行展开，探索其应用于低功耗电路的潜力。　　文章首先整理并详细分析了衡量SRAM特性的各项指标，以及增强SRAM稳定性、降低功耗的方法。然后比较了围栅硅纳米线SRAM与传统平面管SRAM的各项特性，如读写噪声容限、N-Curve曲线中的写入电流和读稳定性电压和电流等。　　为了降低SRAM的功耗，则需要探索SRAM阵列的最小工作电压。SRAM的最小电压很大程度受到器件工艺涨落的影响。和传统平面管不同，围栅硅纳米线器件不受到随机掺杂涨落的影响，而该涨落源是平面管中影响最大的因素，但同时围栅纳米线器件也引入了新的涨落源，如半径和线边缘粗糙度涨落。之前的研究结果表明金属功函数和半径的涨落对围栅硅纳米线器件阈值电压和性能影响最大，不过其抑制涨落的能力仍远远优于平面管。应用到围栅硅纳米线SRAM上，它的抗涨落能力使其具有更小的工作电压。　　文章还研究了为增强SRAM稳定性采用的不同单元结构和辅助电路对围栅硅纳米线SRAM性能的提升作用。因为在考虑了所有的工艺涨落之后，传统6管单元的围栅硅纳米线SRAM的最小电压还不能降很低，若只依靠增加器件的尺寸和器件的个数来减轻涨落的影响来满足6σ标准，则单元面积会增加很多。本论文采用了8T/10T结构的SRAM单元来减少读过程位线电压对存储节点的影响，还分析了采用Vcell和Vwordline控制电路对增强写入能力和读稳定性的效果。　　作为对比，本文通过对BSIM-CMG模型和实验数据进行校准，比较了基于FinFET的SRAM和围栅硅纳米线SRAM的读写噪声容限、工艺涨落对其最小电压和性能的影响等。FinFET SRAM和围栅硅纳米线SRAM各有优缺点，它们都具有很好的抗涨落能力，但是FinFET SRAM读噪声容限优于纳米线SRAM，而围栅硅纳米线 SRAM的写噪声容限要优于 FinFET SRAM。