在视频传输系统及存储中，最大障碍是视频数据的大数据量，故压缩就显得尤为必要。MJPEG是以每秒25帧传输的JPEG图像。本文根据JPEG基本压缩原理为根据，通过前端图像采集芯片SAA7111输出标准的4:2:2格式的图像流，再在Xilinx公司的XC2S600E芯片下压缩，获得了良好效果，压缩比达到12:1。中间的各个环节利用Verilog HDL语言编程实现，并在ModelSim下仿真，其结果同MATLAB下同等压缩仿真相比，除了精度上有点差别外，基本一致。同专用芯片相比，比专用芯片灵活得多，设计周期短，前期投入低，FPGA内部全部是可编程，写入不同的程序便可实现不同的压缩。同DSP相比，DSP的程序运行是顺序进行的，而FPGA是并发进行的，因此压缩消耗的时间得到极大的提高。同传统的压缩实现方式相比，在速度和灵活性上有了极大的提高。　　 本设计主要有以下几个特点：①快速性。对于DCT，量化，Z扫描和Huffman编码都尽量采用查找表的方式，各模块内部和各模块间采用了流水线技术，因此使系统的速度得到了大幅提升；②简易性。采用准完全的FPGA控制和压缩，跟DSP相比，避免了使用过多的其他控制器件，整个系统仅需要一块AT89C51，一块SAA7111，一块SDRAM，一块XC17V04，及一片XC2S600E，因此硬件系统更加简单可靠；③单帧的可编辑性。由于MJPEG采用的是帧内压缩编码，所以可以对其中的任意帧进行编辑；④实现了标准化。即单幅图像符合ITU的静态图像压缩标准；⑤系统的可扩展性。基于现有的硬件平台，可以对H.264，JPEG2000，MPEG-4等压缩算法采用FPGA进行压缩探索；⑥低功耗。由于压缩算法简单，硬件系统简易，因此功耗较低。