目前,人们在电路故障模拟方面的研究主要以软件实现为主,在速度上往往受到本质是串行计算的计算机的制约,使其在实时性要求较高场合的应用受到了限制。因此,采用硬件化设计具有重要的意义。新一代现场可编程逻辑门阵列(FPGA)的出现以及硬件描述语言(HDL)的使用,使采用硬件实现故障模拟算法变得可行。本文阐述了数字集成电路测试领域相关知识,介绍了测试生成和故障模拟的基本概念,着重说明故障模拟算法的数据流程,设计了为测试生成服务的故障模拟器。首先,本文对当前主流的故障模拟算法的原理及其运行过程进行详细的研究,并分析了这些算法涉及到的数据量与操作复杂度。依据FPGA处理数据的特点,确定了具有规则数据流和固定运算次数的并行故障模拟算法作为本文故障模拟器的基本算法。其次,本文结合算法要求以及FPGA的特点,对故障模拟器进行了模块划分与电路结构设计,主要模块有控制模块、伪随机测试向量产生器模块、故障运算机模块及结果处理模块。并详细说明了该系统的设计思想和实现方案。最后,在详细分析了故障模拟器各模块的功能、端口连接、内部结构等的基础上,利用硬件描述语言编写源代码,在Altera公司的Quartus 116.0集成环境下,利用Altera的Cylone系列EP1C6Q240C6芯片实现了各模块功能。实验结果表明,与软件实现相比,本文提出的方法不仅可以实现电路故障模拟的基本功能,而且硬件资源耗费少,同时其运行速度也有了很大的提高,较好地解决了FPGA设计中速度与面积相互制约的问题,为故障模拟的实时性应用提供了可能。