逐次逼近型模数转换器已经广泛地应用于无线通讯,数据采集等系统中。而近年来,逐次逼近型模数转换器因其较为简单的电路架构受益于半导体工艺制程的进步,其在达到相近性能的情况下能够比其它类型的模数转换器实现更低的功耗。因此,逐次逼近型模数转换器越来越成为研究的重点和热点。目前,在学术界,低精度、低速、超低功耗的逐次逼近型模数转换器和高速低精度的逐次逼近型模数转换器两个研究方向已经获得了长足的发展,而高精度的逐次逼近型模数转换器研究仍然不足。本论文中将着重研究中速高精度逐次逼近型模数转换器。主要内容包括:逐次逼近型模数转换器的研究背景和意义,逐次逼近型模数转换器的基础理论研究,逐次逼近型模数转换器的整体架构研究,逐次逼近型模数转换器的各个子模块研究,逐次逼近型模数转换器的数字校准技术研究以及逐次逼近型模数转换器的仿真方法和结果。本设计中采样电路使用了下极板采样的技术,用以消除电荷注入和时钟馈通效应的影响,实现采样的高精度。电容阵列则使用分段式架构,可以减小电容数量,增加单位电容大小,适合于高精度逐次逼近型模数转换器。本文中提出了一种创新性的内部时钟生成器,可以动态智能地改变延时,更加高效地利用时间。本文还设计了一个新的逐次逼近逻辑控制器,相比于传统的逐次逼近逻辑控制器具有更短的关键路径和延时。另外,本文中采用的比较器为带预放大器的架构,并应用了自调零技术消除直流失调电压,实现了低直流失调电压和低噪声,以满足高精度逐次逼近型模数转换器的要求。本文中还研究并应用了一种数字校准算法,使用MATLAB代码和Verilog语言实现。最终的仿真结果显示,本设计的模数转换器实现了98.5 d B的SFDR和85.3 dB的SNDR。