可重构处理器作为时下处理器架构方向的研究热点,它兼顾了专用处理器的性能和通用处理器的应用范围,成为了电子对抗和雷达信号处理等高性能应用领域的首选。基于电子对抗算法的硬件加速需求,结合可重构处理器的特点,本论文给出了一种可配置流水信号处理核RPSC的设计架构。它通过静态粗粒度的方式实现运算单元和存储单元的互联关系重构,通过并行流水的计算架构实现了电子对抗算法的加速。RPSC主要实现若干种电子对抗算法的加速,如FIR、FFT、矩阵运算等。本论文主要研究基于矩阵运算的阵列信号处理算法的设计与实现。基于该算法的特点和技术指标要求,设计并实现了一种可配置的并行流水计算架构,它支持输入矩阵行数、缓存深度和加权方式的可配置;为了验证RPSC阵列信号处理算法的功能和性能,本论文设计了一个基于FPGA的原型验证平台;考虑到验证时数据存取的需要,设计并实现了一个具有优先级机制的DDR3仲裁器。最后,在FPGA原型验证平台上对阵列信号处理算法进行详细测试,并给出验证平台下算法的延迟,资源消耗等指标的分析。这些验证数据对日后算法的改进、RPSC芯片的设计和性能的预期具有重要参考意义。为了降低算法的延迟,满足实时性的需求,本论文在阵列信号处理算法的设计中,提出了一种特殊的数据存储方式,避免了中间数据的反复搬运,减少了整个算法的处理延迟;优化了找中间矩阵阵列中最大值的步骤,避免反复访问存储单元,使处理速度和流水运算速度相匹配;通过将数据流和控制流完全分开的方式,降低了重构的难度和重构延迟。通过上述方法,使得算法延迟和设计要求相比,最差情况下降低了 14.7%,最好情况下甚至降低了 68%。