论文部分内容阅读
许多数字密集型的应用需要执行快速的算术运算操作,这些运算需要快速的加,乘,除操作和基本函数运算的能力。本文系统研究了支持这些运算的高性能数字/算术运算设计问题。从系统结构、算法设计和电路设计三个设计层次上探索研究了提高数字运算单元性能的优化方法。从研讨内容上较全面的涵盖了当前数字/算术运算的主要方面。 本文研究讨论了各种不同加法器的结构和原理之后,并分别在电路晶体管级和门电路级分别完成设计了两种结构原理不同的高性能加法运算电路。 本文研究讨论了各种不同阵列乘法器的结构和原理,并完成了在门电路级设计了32位基4Booth编码并采用42压缩的Wallace高性能阵列乘法器电路。 本文研究讨论了当前除法运算的一系列高性能硬件算法,重点讨论研究了构造任意基的SRT算法商选择逻辑的解析关系,以及利用On-The-Fly和Overlap技术提高SRT硬件性能,最和完成了重叠执行的基4SRT除法器门电路级设计和仿真。研究讨论了倒数ROM表的构造方法。并且给出了利用Mathematica 4.0数学分析软件进行符号运算对硬件执行Goldschimilt算法的四次迭代进行模拟仿真的程序,得出误差分析结果。针对提高系统的多媒体性能,对多媒体应用经常出现的压缩,解压缩过程,信号变换处理过程,以及三维坐标变换过程中所进行的基本函数运算,讨论了加速这些基本函数运算当前的高性能硬件算法。最后分析了Intel IA-32和IA-64构架处理器中硬件计算基本函数的一个实例。 针对浮点计算,本文给出了一种两级流水线结构的双通道IEEE-754浮点标准的加法运算电路结构框图。其主要特点是针对低功耗运算问题,从电路结构设计上在保证无性能损失的前提下,利用通道选择信号PathX给出了两种低功耗结构。在结果舍入时利用算法技巧,在实现并行舍入的同时,节省了一个CPA单元。在发生结果规格化时,利用前导零预测技术提高了规格化处理的并行性。最后,设计了一种两级流水线结构IEEE-754浮点标准的乘法运算电路结构框图。在并行舍入的同时,节省了一个CPA单元,最后结果采用了短长度的CPA单元。