随着集成电路的不断发展,MCU在生活中也有着非常广泛的运用。比如,可穿戴设备、现代医疗、汽车电子、消费电子、运动健康等方面,这些应用场景同时决定了MCU的低功耗需求。在信息技术给人类带来便利的同时,其传输过程中的信息安全也是至关重要的。NIST在2001年发布的AES是一种迭代分组的对称加密算法,广泛应用于现代社会的信息安全加密中。因此,为MCU设计一款低功耗、小面积的高性能AES IP核也是非常有必要的。论文的主要工作内容是在项目组研制的基于Cortex M0+内核、基于AMBA总线的MCU的基础上,研究AES控制器和AES运算模块的低功耗设计方法,并设计和实现适用于MCU的低功耗AES IP核。论文首先研究了AES控制器的低功耗设计方法,提出了对AES加密模块和解密模块实现分时复用的控制设计,并对整个AES模块采用时钟门控技术进行控制,从整个控制层面降低了功耗。然后,对AES运算模块进行了低功耗的研究与设计——分别对AES密钥扩展模块、轮变换结构以及字节替换模块（S-盒）进行了低功耗、小面积等高性能的优化设计。最终优化的AES运算模块为采用40x32 SRAM密钥存储方案的密钥扩展模块、32bit数据路径的改进轮变换结构、解码-置换-编码（DSE）方案实现的S-盒的AES运算模块,实现的整个AES IP核具有低功耗、小面积的优良性能。在Synopsys Design Compiler、IC Compiler、VCS、Prime Time等平台及SMIC 55nm工艺库下,对所设计的AES加密解密器进行了综合性能分析。分析的结果显示,优化后的AES加密解密器的面积为24880μm~2,在50MHz的频率下,加密运算的功耗为197u W,解密运算的功耗为199u W;其加密解密器的面积比未优化的AES降低了55.5%,加密运算的功耗降低了55.3%,解密运算的功耗降低了64.4%。因此,本文设计的AES IP核对于MCU中的低功耗和低成本问题具有重要的研究意义。