随着工艺尺寸的不断下降以及工作频率要求的显著提高，专用集成电路(ASIC)和系统芯片(SoC)设计者遇到的最大的挑战已成为确保信号的完整性。随着IC的高速化、高集成化、高密度化和高性能化，芯片内互连线之间的串扰已经成为影响芯片性能的重要因素之一。 在本文中，首先对集成电路信号完整性问题中主要存在的串扰问题进行了原理分析，这包括产生串扰的原因，串扰的影响、分类以及对串扰的模型进行建模和估算；然后对VLSI物理设计中避免串扰的相关流程和算法进行研究和分析，探讨了对可能导致串扰的流程的改进方法；接着对目前各种布线器算法进行了仔细的分析和研究，并提出一种基于排序的通道布线避免串扰算法；下面以一个宽带无线局域网(WLAN)通信SoC芯片的后端设计为例，对时序驱动物理设计的主要流程和优化方法等作了较为详尽的分析和研究，其中着重对芯片的串扰噪声进行了优化和修复，讨论了串扰分析过程中的主要问题及应对策略，最后还应用相关的EDA工具对串扰问题进行仿真、分析和优化，并对各种工具中的算法进行了比较和说明，提出了一种更为合理的EDA算法相结合的方法，收到了良好的效果。