随着三维视频技术的发展,高效视频编码(High Efficiency Video Coding,HEVC)标准也推出了其三维拓展版,并命名为3D-HEVC。3DHEVC标准采用多视点加深度(Multi-View plus Depth,MVD)格式对视频进行编码。相比于传统视频,其增加了深度图作为辅助编码信息,由于深度图与传统纹理图的特性不尽相同,3D-HEVC标准中增加了深度建模模式(Depth Modelling Mode,DMM)作为深度图的帧内预测模式之一。DMM算法能够较好地对深度图进行编码,但是其算法复杂度较高,占用编码时间较长。针对该问题,本文提出2种新的DMM-1算法硬件电路实现架构,并设计实现出DMM-1算法硬件电路加速器。本文的主要工作包括以下几个方面:(1)设计实现了DMM-1算法多种并行架构的硬件电路。本文对DMM-1算法进行研究,根据其没有数据相关性的特点,分别设计实现了全并行架构、2组部分并行架构和6组部分并行架构的DMM-1算法的硬件电路。并行架构的硬件电路通过将楔形块评估部分的电路通过多个计算单元同时计算,实现了对编码时间的大幅降低。通过实验结果对比:全并行架构的电路编码时间平均缩短92.34%,2组部分并行架构的编码时间平均缩短68.84%,6组部分并行架构的编码时间平均缩短34.03%。(2)设计实现了DMM-1算法流水线架构的硬件电路。针对多种并行架构的硬件电路在降低编码时间的同时增大了资源消耗的问题,本文设计实现了一种流水线架构的DMM-1算法硬件电路,并将部分并行架构和流水线架构的优点相结合,设计实现了一种部分并行流水线架构的DMM-1算法的硬件电路。流水线架构的硬件电路通过将DMM-1算法的计算过程拆分成5个子模块,每个子模块组成流水线架构的一级,在不增加硬件资源消耗的前提下,实现对编码时间的降低。通过实验结果对比:流水线架构的电路编码时间平均减少了30.50%,6组部分并行流水线架构的编码时间平均减少了84.90%,2组部分并行流水线架构的编码时间平均减少了65.16%。