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LDPC(Low Density Parity-Check)码,即低密度奇偶校验码,是由Gallager博士在1962年首先提出的,由于当时计算能力的限制,LDPC码一直没有得到人们的重视。20世纪90年代,MacKay等人通过研究发现LDPC码具有非常接近香农限的译码性能,并且编译码复杂度很低,从而掀起了LDPC码的研究热潮。 本文针对100G光通信系统设计了一种超高速QC-LDPC编译码芯片,该系统要求芯片的吞吐率大于100Gbps,最大工作频率大于370MHz,同时在Fujisu40nm工艺下,芯片的规模要小于1500万等效门。由于通用的QC-LDPC编译码器架构很难满足上述需求,因此,在充分理解编码和译码算法的基础上，本文指出了编译码器实现的瓶颈,并设计了超高速编译码硬件架构。 所设计的QC-LDPC编码器采用了低编码复杂度的校验矩阵,在硬件结构设计上，为了增加硬件利用率以及减少硬件资源,对编码数据流重新进行了安排,实现了移位器和加法器的资源复用;同时,为了进一步降低所需的硬件资源,本文设计了一种低复杂度循环移位电路结构,和传统的Benes移位电路相比,该电路可以节省56％左右的硬件资源。在译码算法设计上，为了满足10-6的BER(比特误码率),通过定点化仿真,得出译码的最大迭代次数为15以及偏移量取值0.1;在电路结构设计上，采用了部分并行的结构,同时为了减小布线拥塞,采用了在模块中局部化不规则连线,模块间规则连线的策略;为了增加硬件的利用率和提高系统的运行频率,译码结构采用了两帧连续乒乓译码和8级流水的技术。 最后,在Fujisu40nm工艺下,整个编译码芯片实现了500MHz的工作频率,9.11mm2的面积,1300万等效门以及135Gbps的吞吐率。