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从2009年开始,各通讯设备公司都在为自己的通讯设备准备提速,原有的交换机或路由器大部分工作在3.125G或者更低,由于市场的需求,这部分设备都面临着平滑的升级的需求,由现在的3.125G升到5G,6.25G甚至更高速率10G。而且10G芯片已经市场化,促使各通讯设备公司都在加大研发投入,使自己的产品能够低成本平滑升级。从目前的研究看,对10G通讯系统并结合背板形态的研究并不多见,再结合IEEE802.3ap中10G BASE-KR标准的研究更为少见。加上目前市场和社会对10G提速的需求的急切,本文将结合信号完整性理论和10G BASE-KR标准,对高速SerDes10G全链路(Chip to Chip)进行相关研究,使10G通讯系统变成可实现性。本文从信号流向提取典型通讯系统的高速信号链路,如Serdes芯片发送信号,通过BGA封装FANOUT到换层过孔,经过子卡走线,通过连接器上背板,经过背板通道,再经过连接器到另外一块子卡,过AC耦合电容到达芯片的接收端。并识别通讯系统高速互连需要关注的因素,此时的系统将是一个复杂的系统,关系到互连、工艺和整机等多个领域。本文从无源链路需要满足10G BASE-KR标准出发,当得到系统设计的链路SI约束之后,可以进行全链路分析。全链路分析包括全链路插损(IL)分析;skew分析;插损偏差(ILD)分析;RL(回损)分析;XTK(串扰)分析;ICR(插损串扰比)分析,并给出全SI分析的大致内容。基于上述全链路的分析,包括过孔、走线、连接器、板材和AC耦合电容等物理因素,以及由这些物理因素决定的SI性能,包括插损、插损偏差、回损和ICR四个方面。为满足上述四个方面的性能通过全链路仿真,给出各个物理因素的约束条件和优化方案,指导系统设计和PCB设计的实现。通过上述方法从而知道系统的大致余量,从而减少风险,使产品能够迅速推入市场。