由于RS码纠错能力出众而且在线性码中编码效率最高，从而使得它在纠错码中的重要性日益突出，被广泛应用到各个领域。随着人们不断地要求对电力线载波通信(PLC)系统中的数据传输具有高有效性和高可靠性，对RS编译码的研究变得更加必不可少。本文利用硬件设计实现了应用在PLC系统中的RS码的编译码。　　本文从介绍信道编码的相关理论开始，其次介绍了RS编译码中最基础的有限域理论的相关知识，然后重点介绍了RS编译码器的实现算法、设计。鉴于有限域乘法器在RS编译码器中频繁被使用，本文设计了一款通用的有限域乘法器，其结构规整、易于扩展且易于VLSI实现。本文在流水线结构基础上利用Verilog硬件描述语言实现了RS(240，224)译码器的各个模块及整体，并对RS(240，224)译码器的硬件逻辑设计进行了FPGA原型验证。求解关键方程模块是整个RS译码器中最关键同时也是最核心的模块。在当今最主流的RiBM迭代算法基础上，本文通过优化改进，创新地提出了实现求解关键方程模块的一种新算法即FiBM迭代算法。该算法在硬件成本上实现了有效的突破，且不会增加功耗，使得RS译码器在不影响吞吐率和译码速度等性能情况下的硬件占用面积减小以至于成本开销明显减少。　　目前PLC正朝高可靠性和高准确性的方向发展，期望本文的研究可以适应这种发展需要，RS编译码器在PLC中越来越受重视。