当前集成电路器件尺寸已缩小到纳米尺度，在此尺度下，传统体硅CMOS器件的进一步缩小受到来自于器件结构、材料以及工作机理等诸多方面的严重限制。兼容CMOS工艺的纳米材料和纳米电子器件是解决传统器件面临的挑战的有效途径，本论文采用top-down的方法研制了单电子器件，并对其性能进行了系统研究。在此基础上，开展了纳米晶浮栅存储器件的探索性研究。　　 论文的前半部分主要是根据“自上而下”的方案采用电子束光刻(EBL)、剥离、刻蚀在SOI衬底上制作能与传统CMOS器件和工艺相兼容的硅基单电子晶体管。首先对一些关键工艺，如电子束曝光、刻蚀、离子注入以及欧姆接触等进行了详细的实验研究，得到了适合单电子晶体管制备的工艺条件，最后根据这些具体的工艺条件，进行整体工艺流片实验，成功制作隧道结尺寸从60nm至断开的单电子晶体管。并且研究了SOI基侧栅平面单电子晶体管的电学特性，包括室温、低温下的源漏电阻随温度(Rds-T)的变化特性、源漏电流随源漏电压(Ids-Vds)的变化特性、源漏电导随源漏电压(dIds/dVds-VdS)的变化特性以及源漏电流随栅压(Ids-Vg)和(loglds-Vg)的变化特性，对单电子晶体管的基本物理现象库仑阻塞效应、库仑振荡效应进行了分析，并根据公式估算了被测器件的源漏电容、栅电容，随后对器件的工作温度以及栅调节参数进行了理论计算。　　 本论文的后半部分开展了Au、Ni、Co、Cr、W等金属纳米晶的制备，物性分析和C-V测试工作。利用磁控溅射或电子束蒸发方法生长了以上几种金属的薄膜(2～3nm厚)，然后采用高温退火方法形成了Au、Ni、Co、Cr、W等金属纳米晶体。研究了不同制备方法的纳米晶成核机制和多种类型纳米晶材料在粒径、密度等特性上的差异；测试对比了它们的电荷存储特性和在传统浮栅存储器件、纳电子存储器件中的应用。同时针对金属纳米晶浮栅存储器的保持特性较差的问题提出了两种改进方案：其一，引入高K介质，采用高K介质代替传统的SiO2作为隧穿氧化层，通过模拟计算和实验验证了在同样的EOT(等效氧化层厚度)情况下，高K介质具有比SiO2更高的物理厚度，并且漏电流的值与隧穿氧化层的物理厚度紧密相关，因此可以有效的降低漏电流，提高器件的保持特性；其二：引入化学方法制备纳米晶材料，通过实验证明了采用化学方法制备纳米晶，避免了纳米晶制备中的高温退火过程，一方面使得纳米晶薄膜的密度不再受热动力过程限制，因此既提高了器件的存储窗口，另一方面避免了纳米晶向隧穿介质层中隧穿，破坏其介电能力，从而提高存储器件的电荷保持特性。