【摘 要】
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该文分析了静电泄放的激励模型以及各种CMOS片内静电泄放保护电路基本理论和结构,选择出高性能电路结构.根据静电泄放测试模式确定了一种全芯片的ESD保护结构,着重分析了电容
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该文分析了静电泄放的激励模型以及各种CMOS片内静电泄放保护电路基本理论和结构,选择出高性能电路结构.根据静电泄放测试模式确定了一种全芯片的ESD保护结构,着重分析了电容耦合CMOS IC静电泄放保护电路结构、工作原理以及不同工艺、不同保护器件尺寸和电容耦合技术对静电泄放保护电路失败阈值的影响.引入了热电模型模拟静电泄放保护电路的失败.该文设计了抗5kV静电泄放人体模型激励的保护电路,根据静电泄放的激励模型、热电模型以及对工艺和尺寸分析的结果,确定出相应的设计参数;利用spice程序模拟该电路的电容耦合结构,确定出耦合电容和维持电阻.最后完成静电泄放保护电路的版图设计.为了使内外时钟有相同的相位,利用锁相环原理设计高频时钟发生器.分别针对PLL高频时钟发生器的各功能块进行了分析和设计.
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