本文首先简要介绍频率综合技术的定义及现代通信中的地位,随着现代通信技术的不断发展,对频率综合器的频率范围,频率稳定性,频率分辨率,跳频时间,频谱信号纯度,调制性能等性能的要求愈来愈高,频率综合器向低相噪、高速捷变频的方向发展。介绍了频率合成技术的合成方式,分为直接模拟频率合成,锁相环（PLL）频率合成,直接数字频率合成（DDS）和混合频率合成四种方式。介绍不同合成方法的主要理论及基本构成,分析相位噪声性能,杂散性能等,指出设计难度和存在的局限性。针对锁相环进行性能分析,指出环路滤波器的类型和设计关键点,分析锁相环电路的相位噪声和杂散的性能表现,介绍锁相环特性改善的方式。通常低相位噪声系统设计,一般采用锁相环频率合成结构设计,但锁相环具有频率切换速度慢、小数模式下杂散性能不理想的缺点。DDS具有捷变频、频率分辨率高的优势,但由于DDS采样频率难以提高,DDS具有输出难以提高的缺点。本文结合锁相环相性能分析,采用锁相环实现频率合成,选取合适的锁相环芯片,并对待选锁相环芯片的性能进行摸底实验测试,通过对比单环锁相环、多环嵌套环内下变频,环外上变频的锁相环方案,最终确定了使用环外变频的方案,根据实验测试结果,提出改进方案,平均分配不同部分的设计难度,最终根据改进方案进行腔体结构设计。对不同部分不同结构的锁相环电路相噪进行模块化分析,根据锁相环的相位噪声分析及其在器件与PLL的传播规律。分析了不同部分的相位噪声性能,分析并测试了锁相环的整数边界杂散、混频器变频杂散的性能表现,选取合适滤波器抑制杂散频点。优化锁相环的性能并处理电源,以减少由电源噪声引起的整体相位噪声的恶化。对不同频率部分进行电磁屏蔽设计,最终通过硬件电路实现,研制出了杂散与谐波抑制度优于-80d Bc,在3500MHz频点处相位噪声达到-120d Bc@10k Hz的频率综合器。