在集成电路设计制造过程中,由于设计的失误、工艺的不完善或操作的不精确,芯片的合格率不可能达到100﹪.为了保证产品的质量,集成电路测试始终占据着无可动摇的重要地位.可测性设计通过调整电路结构、增加额外的硬件电路来提高测试效率、降低测试成本,成为现代集成电路设计中不可缺少的一步.对于结构复杂的超大规模系统芯片,可测性设计的主要目标是:提高故障覆盖率、降低测试开发成本、降低测试执行成本、减小可测性设计对芯片设计流程和性能的不利影响.该文介绍了集成电路结构测试的两个基本理论:故障模型及测试向量自动生成,介绍了单固定故障的应用技术和针对组合电路单固定故障的测试向量生成算法,单路径敏化法和D算法.该文详细讨论了系统芯片可测性设计的主要技术:扫描测试、存储器内建自测试、边界扫描测试,介绍了扫描测试电路结构、设计规则、测试时序,介绍了存储器的故障模型及其相应的测试算法,并讨论了自测试电路基本结构,介绍了边界扫描测试电路的体系结构、测试指令执行.应用可测性设计的相关理论与技术,在电子设计自动化工具(EDATools)的辅助下,结合系统芯片从RTL到GDSII的设计流程,该文提出并实现了超大规模系统芯片Unity-x的可测性设计方案,包括长度平衡、时序安全的扫描链结构,存储器全速内建自测试电路,IEEE1149.1标准边界扫描测试电路,快速高效的扫描测试向量自动生成,并仔细分析了可测性设计对Unity-x芯片时序、面积的影响.在Unity-x芯片可测性设计过程中围绕可测性设计的目标,提出了相关设计策略:a)在提高故障覆盖率方面:分析了电路结构对测试的影响,通过各种策略消除影响故障覆盖率的电路结构;对RTL设计提出了可测性设计要求;对存储器的阴影逻辑讨论了存储器时序测试和旁路扫描电路.b)在降低测试执行成本方面:讨论了多时钟电路扫描测试时扫描链的构造和测试向量生成算法;结合时序优化和静态时序分析,实现了优化的测试时序;对存储器测试提出了全速自测试结构.c)在降低测试开发成本、降低对芯片设计流程、性能的影响方面:分析了可测性设计收敛的物理综合流程以及制定高效的可测性设计流程应权衡的因素;比较了根据可测性设计要求调整电路结构的不同策略;复用功能模式的管脚作为测试管脚;具体讨论了测试电路对芯片时序、面积的影响.Unity-x芯片在TSMC流片,封装后采用Agilent 93000测试机台测试,其可测性设计方案得到了验证和肯定.