人工神经网络硬件实现技术是人工神经网络研究中的一个非常重要而又难以解决的课题。目前，在人工神经网络硬件实现研究中最普遍最可靠的方法是采用传统的多比特数字信号处理方法。然而，使用该方法很难获得人工神经元数量稍多的人工神经网络硬件。采用多比特数字信号处理方法时，信号是通过多比特数字总线进行传输的。这个因素导致人工神经元之间和人工神经元内部运算单元之间的互连线数量非常大。巨量互连线和复杂的多比特运算单元导致的巨大规模阻碍了常规数字人工神经网络的硬件实现。而人工神经网络实质上是一个并行分布式网络。人工神经网络中的大量简单运算单元分布于不同层中进行并行计算，完成复杂的计算任务。只有采用全硬件全并行实现的方法，才能充分发挥人工神经网络大规模并行计算、分布式处理的优势和特点。　　 为了解决传统多比特数字信号处理硬件规模过大的难题，近年以来出现了一种新的基于ΣΔ调制的比特流数字信号处理方法。该比特流信号产生于∑△调制器。比特流信号处理方法采用的是数字信号，但是却像模拟电路一样，只需要一根信号线来传输信号。比特流运算单元的结构往往也比相应的多比特数字运算单元简单。因此，比特流数字信号处理方法易于解决多比特数字信号处理硬件规模过大的问题。　　 本文将基于Σ△调制的比特流信号处理方法引入人工神经网络的硬件实现研究。本文通过系统模型仿真、电路仿真和芯片实现等方法从基本比特流运算单元开始进行了比特流人工神经网络的硬件实现研究。　　 本文改进了全数字ΣΔ调制器的设计，并且在FPGA上加以实现，还进行了环延时对数字ΣΔ调制器性能影响的研究。数字ΣΔ调制器提供了一种很容易获得的产生比特流信号的途径。为比特流信号处理的硬件实现研究提供了便利。　　 为克服已有比特流加法器电路的缺点，提出了一种新的比特流加法器电路，该电路在结构上避免使用大的环路，从而可以获得更高的工作频率。与传统比特流加法器电路相比，提出的电路或者可以具有高很多的信噪比，或者在具有相同信噪比的情况下具有高数倍的工作频率并节省20％的硬件资源。提出了延时错位平方电路，从而实现了较高精度的比特流平方运算和平方根运算。提出了比特流阈值函数实现算法和电路。　　 对比特流加法器原型电路用插入流水线结构的方式进行了改进以使其在较高频率下正常工作，并采用源极耦合逻辑在晶体管级进行了芯片设计以提高其工作频率。实测结果表明该芯片的功能和性能均满足设计要求，芯片可以在4GHz以上的频率下工作。对比特流加法器的噪声进行了理论分析和实测结果的对比，对比结果证明了现有的比特流信号处理的噪声理论具有比较大的误差。　　 本文提出了比特流人工神经元的构建方法，并在FPGA平台上加以实现。比特流人工神经元在实现时所消耗的FPGA资源表明在单片FPGA上可以产生高达1000个以上的比特流人工神经元。　　 在比特流人工神经元的基础上，提出并实现了比特流感知器、比特流线性人工神经网络和比特流离散Hopfield人工神经网络。通过实现逻辑运算、线性分类、非线性分类、自适应预测、自适应噪声抵消和联想记忆等功能对这些比特流人工神经网络的功能进行了验证。　　 研究表明采用基于ΣΔ调制的比特流信号处理方法实现人工神经网络硬件可以有效地减少资源的消耗。该方法提供了一条崭新的人工神经网络硬件实现途径，具有很高的实用价值。基于ΣΔ调制的比特流信号处理方法以及相应的比特流运算单元同样可以用于其它大规模数字信号处理系统的硬件实现。