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摘 要：从前使用最为普遍的高速数据采集系统主要使用单片机以及硬件FIFO将相关数据进行采集。为了增强数据采集系统的实用性，逐步将EPGA电路融入于高速数据采集系统，这样的电路设计不仅可以有效提高系统的可靠性和稳定性，还更加方便对系统进行修改与升级，为了方便今后高速数据采集系统的进一步发展，本文就对数据采集系统数字电路设计进行分析与研究。
关键词：数据采集；数字电路设计；分析；研究
从目前多种产品与技术中可以看出，数据采集低分辨率、低速方面的技术已经趋于成熟，并且许多技术在实际操作中也较为容易实现。但在高速数据采集方面仍然存在很多问题，较国际相关方面技术水平还有一定差距，如何将我国的低速数据采集向高速数据采集方面发展，根据分析以下以电路设计作为侧重点进行研究。
一、数据采集系统的实现原理
我国目前的数据采集系统实现原理大概分为三个部分，第一个部分主要是对位于前端的数据进行采集和转换，这部分也可以称为自然信号的数据转换和采集。第二个部分属于功能控制模块，对固定的芯片内部相关功能进行时间顺序上的控制，简单来说即是使用硬件对数据语言进行描述转换成实用设计。第三个部分是数据最终储存的收尾工作，主要是对收集成功的数据进行后续相关处理。
在整个系统进行通电运行过程中，首先通过FPGA芯片内部存在的A/D控制模板分别对相关数据采集芯片进行驱动，并将采集到的数据进行转换。而A/D控制模板中的芯片在运行一定时间后会将已经转换完成的数据重新提供给FPGA中的A/D控制模板，接收到整合的数据模板rc端口会立即产生脉冲，这个脉冲属于上升沿，直接会引起A/D控制模板形成高阻状态，并借助这样的高阻态形成另一个脉冲对A/D控制模板中的芯片进行读管脚方面的选取，最后将以上顺序重复循环几次以帮助所采集的数据一次被储存在缓冲储存器中，以完成最终数据采集以及转换的工作。
二、FPGA芯片组成与選择
FPGA是是专用集成电路（ASIC）领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件上电路数有限的缺点。FPGA主要有三大部分组成的：I/0模块、逻辑功能模块与用来连接逻辑模块之间，逻辑模块与I/O模块之间的连线。逻辑功能模块是由查找表（LUT，LookUpTable）和寄存器（Register）组成的。FPGA的特点主要有：采用FPGA设计ASIC电路，用户不需要投入生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA内部有丰富的触发器和I/O引脚。
FPGA采用高速CHMOS工艺，功耗低，可以与cM0s、TTL电平兼容。CycloneI系列是IFPGA定位与低成本的可编程器件，由Altera的第一代Cyclone系列发展而来。CycloneI通过使用新型的架构I、缩小裸片尺寸，在保证成本优势的前提下提供了更高的集成度与性能。
CycloneII器件的密度范围从4608LE和119808bitRAM，到68416LE和l152000bitRAM。CycloneII器件中还含有从13—150个18×18嵌入式乘法器。设计选用ALTERA公司的Cyclone1I系列FPGAEP2C8Q2o8C7来实现，这个系列内的PLI提供了时钟合成功能，允许内部工作时钟与输入时钟频率不同，从而保证了输入时钟和FPGA时钟以及SDRAM时钟之间的零延迟；EP2C8Q208C7具有8256个Les，36个RAMblocks，165888RAMbits，18个内嵌的乘法器，2个PLL，最大可使用182个I/O口，多种程序配置方式等优点。
高速缓存是高速数据采集系统的一个关键环节，∫EP2C8Q2o8C7的最高频率达到25OMHz，165888bit的内部RAM具有独立的输入、输出接口和读、写时钟信号，可以实现同步读写操作。内部RAM提供三种状态指示：Empty、HalfFull、Full，分别代表当前数据存储的深度，可根据系统的需求对存储进行设定。
三、前端调理部分
1.缓冲放大电路
需要被检测的电压在进入系统中后，最先经过的是电压跟随器，电压跟随器会根据数据对电压进行阻抗转换，而后通过电阻网络对电压中的信号进行调整，最后在外部将电压信号转变成为与系统更为符合的电压信号。
2.差分输入电路
由于采用高速A/D采样电路，为保证足够的信号带宽，要将单端的输入信号变成差分信号提供给ADC，以减少偶次谐波产生，保证ADC的精度。考虑到上述因素，在前端部分采用了AD公司的AD8138作为缓冲放大器。
四、数据存贮部分
实际数字电路中用到的存储器有RAM （Random Aeeess Memory），SRAM （Statie RAM），R0 M （Read--only Memory），FIFO（First In First out），SDRAM（Synehronous Dynamic RAM）等。它们的存储特点不同，各自有不同的用途：RAM和SRAM是随机存储，存储容量小，掉电后数据丢失，按照地址线访问各单元数据；ROM和EEPROM是固化的掉电数据保护存储器，存储容量小，一般用于DSP或专用芯片的程序固化和上电寄存器配置，读取数据一般为IC总线形式；FIFO是先进先出堆栈存储，没有地址线，有半满、满、半空、空等标志信号，操作简单，但是容量很小。异步RAM还可以用作不同数据流的缓冲器，读和写时钟可以不同，可用作“快进慢出”或者“慢进快出”；SDRAM和DDRSDRAM是大容量的动态随机存储器，可达到512Mbits，IGbits或者更高，读写速度高，支持突发式读写，但是控制复杂，需要定时刷新，Precharge激活和关闭操作行。
设计中用到的SDRAM是Cypress公司的CY7C1362V25。它是512Kx18同步的数据流高速缓存。所有的同步输入在时钟的上升延被保存到输入寄存器，所得输出数据也在时钟的上升延同步地从输出寄存器向外输出。最大时钟上升访问延时为3Ins，既支持奔腾处理器的交叉存储脉冲序列也支持个人台式机的线性脉冲序列，脉冲可以通过模式管脚进行选择。对于CY7C1362V25的访问或者用处理器地址触发或者控制器地址触发。
五、时钟电路部分
时钟电路的电路构造，它是通过外部的晶振与电容等构成的稳定的时钟脉冲作为主时钟脉冲，然后通过FPGA芯片的PLL来提供各种不同的时钟频率来达到时序控制功能。外部的主时钟脉冲通过晶振可以构成稳定的25MHZ的脉冲。
结束语：
从以上设计研究可以看出，目前我国大范围使用的依然是低速数据采集系统，虽然高速采集系统也存在小范围的使用，但技术水平仍然处于落后状态，无法满足更多的数据采集需求，想要将高速数据采集系统有效升级需要进行技术升级的方面有许多，其中较为重要的技术便是电路设计，优秀的电路设计可以更好的保证系统的稳定性和可靠性，有效促进高速数据采集的发展，在今后的数据采集方面有着重要的现实意义。
参考文献：
[1]杨静，郑恩让，张玲，马令坤.基于FPGA的FFT处理器设计与实现[J].化工自动化及仪表，2010（03）
[2]王大磊，王斌.基于PCI Express总线的数据处理与传输卡的设计与实现[J].信息工程大学学报，2010（02
[3]张明利.基于FPGA的高速数据采集与记录系统的研究与实现[D].南京邮电大学，2013
[4]刘洋. 5GSPS的LXI示波器模块硬件设计[D].电子科技大学，2012
[5]陈友学. 6GSPS数字存储示波器数据采集系统的硬件设计[D].电子科技大学，2012
关键词：数据采集；数字电路设计；分析；研究
从目前多种产品与技术中可以看出，数据采集低分辨率、低速方面的技术已经趋于成熟，并且许多技术在实际操作中也较为容易实现。但在高速数据采集方面仍然存在很多问题，较国际相关方面技术水平还有一定差距，如何将我国的低速数据采集向高速数据采集方面发展，根据分析以下以电路设计作为侧重点进行研究。
一、数据采集系统的实现原理
我国目前的数据采集系统实现原理大概分为三个部分，第一个部分主要是对位于前端的数据进行采集和转换，这部分也可以称为自然信号的数据转换和采集。第二个部分属于功能控制模块，对固定的芯片内部相关功能进行时间顺序上的控制，简单来说即是使用硬件对数据语言进行描述转换成实用设计。第三个部分是数据最终储存的收尾工作，主要是对收集成功的数据进行后续相关处理。
在整个系统进行通电运行过程中，首先通过FPGA芯片内部存在的A/D控制模板分别对相关数据采集芯片进行驱动，并将采集到的数据进行转换。而A/D控制模板中的芯片在运行一定时间后会将已经转换完成的数据重新提供给FPGA中的A/D控制模板，接收到整合的数据模板rc端口会立即产生脉冲，这个脉冲属于上升沿，直接会引起A/D控制模板形成高阻状态，并借助这样的高阻态形成另一个脉冲对A/D控制模板中的芯片进行读管脚方面的选取，最后将以上顺序重复循环几次以帮助所采集的数据一次被储存在缓冲储存器中，以完成最终数据采集以及转换的工作。
二、FPGA芯片组成与選择
FPGA是是专用集成电路（ASIC）领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件上电路数有限的缺点。FPGA主要有三大部分组成的：I/0模块、逻辑功能模块与用来连接逻辑模块之间，逻辑模块与I/O模块之间的连线。逻辑功能模块是由查找表（LUT，LookUpTable）和寄存器（Register）组成的。FPGA的特点主要有：采用FPGA设计ASIC电路，用户不需要投入生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA内部有丰富的触发器和I/O引脚。
FPGA采用高速CHMOS工艺，功耗低，可以与cM0s、TTL电平兼容。CycloneI系列是IFPGA定位与低成本的可编程器件，由Altera的第一代Cyclone系列发展而来。CycloneI通过使用新型的架构I、缩小裸片尺寸，在保证成本优势的前提下提供了更高的集成度与性能。
CycloneII器件的密度范围从4608LE和119808bitRAM，到68416LE和l152000bitRAM。CycloneII器件中还含有从13—150个18×18嵌入式乘法器。设计选用ALTERA公司的Cyclone1I系列FPGAEP2C8Q2o8C7来实现，这个系列内的PLI提供了时钟合成功能，允许内部工作时钟与输入时钟频率不同，从而保证了输入时钟和FPGA时钟以及SDRAM时钟之间的零延迟；EP2C8Q208C7具有8256个Les，36个RAMblocks，165888RAMbits，18个内嵌的乘法器，2个PLL，最大可使用182个I/O口，多种程序配置方式等优点。
高速缓存是高速数据采集系统的一个关键环节，∫EP2C8Q2o8C7的最高频率达到25OMHz，165888bit的内部RAM具有独立的输入、输出接口和读、写时钟信号，可以实现同步读写操作。内部RAM提供三种状态指示：Empty、HalfFull、Full，分别代表当前数据存储的深度，可根据系统的需求对存储进行设定。
三、前端调理部分
1.缓冲放大电路
需要被检测的电压在进入系统中后，最先经过的是电压跟随器，电压跟随器会根据数据对电压进行阻抗转换，而后通过电阻网络对电压中的信号进行调整，最后在外部将电压信号转变成为与系统更为符合的电压信号。
2.差分输入电路
由于采用高速A/D采样电路，为保证足够的信号带宽，要将单端的输入信号变成差分信号提供给ADC，以减少偶次谐波产生，保证ADC的精度。考虑到上述因素，在前端部分采用了AD公司的AD8138作为缓冲放大器。
四、数据存贮部分
实际数字电路中用到的存储器有RAM （Random Aeeess Memory），SRAM （Statie RAM），R0 M （Read--only Memory），FIFO（First In First out），SDRAM（Synehronous Dynamic RAM）等。它们的存储特点不同，各自有不同的用途：RAM和SRAM是随机存储，存储容量小，掉电后数据丢失，按照地址线访问各单元数据；ROM和EEPROM是固化的掉电数据保护存储器，存储容量小，一般用于DSP或专用芯片的程序固化和上电寄存器配置，读取数据一般为IC总线形式；FIFO是先进先出堆栈存储，没有地址线，有半满、满、半空、空等标志信号，操作简单，但是容量很小。异步RAM还可以用作不同数据流的缓冲器，读和写时钟可以不同，可用作“快进慢出”或者“慢进快出”；SDRAM和DDRSDRAM是大容量的动态随机存储器，可达到512Mbits，IGbits或者更高，读写速度高，支持突发式读写，但是控制复杂，需要定时刷新，Precharge激活和关闭操作行。
设计中用到的SDRAM是Cypress公司的CY7C1362V25。它是512Kx18同步的数据流高速缓存。所有的同步输入在时钟的上升延被保存到输入寄存器，所得输出数据也在时钟的上升延同步地从输出寄存器向外输出。最大时钟上升访问延时为3Ins，既支持奔腾处理器的交叉存储脉冲序列也支持个人台式机的线性脉冲序列，脉冲可以通过模式管脚进行选择。对于CY7C1362V25的访问或者用处理器地址触发或者控制器地址触发。
五、时钟电路部分
时钟电路的电路构造，它是通过外部的晶振与电容等构成的稳定的时钟脉冲作为主时钟脉冲，然后通过FPGA芯片的PLL来提供各种不同的时钟频率来达到时序控制功能。外部的主时钟脉冲通过晶振可以构成稳定的25MHZ的脉冲。
结束语：
从以上设计研究可以看出，目前我国大范围使用的依然是低速数据采集系统，虽然高速采集系统也存在小范围的使用，但技术水平仍然处于落后状态，无法满足更多的数据采集需求，想要将高速数据采集系统有效升级需要进行技术升级的方面有许多，其中较为重要的技术便是电路设计，优秀的电路设计可以更好的保证系统的稳定性和可靠性，有效促进高速数据采集的发展，在今后的数据采集方面有着重要的现实意义。
参考文献：
[1]杨静，郑恩让，张玲，马令坤.基于FPGA的FFT处理器设计与实现[J].化工自动化及仪表，2010（03）
[2]王大磊，王斌.基于PCI Express总线的数据处理与传输卡的设计与实现[J].信息工程大学学报，2010（02
[3]张明利.基于FPGA的高速数据采集与记录系统的研究与实现[D].南京邮电大学，2013
[4]刘洋. 5GSPS的LXI示波器模块硬件设计[D].电子科技大学，2012
[5]陈友学. 6GSPS数字存储示波器数据采集系统的硬件设计[D].电子科技大学，2012