【摘 要】
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本文设计实现了两种动态高扇入电路结构,第一种结构将传统多米诺逻辑中的NMOS下拉网络分为多个块,有效地降低了动态节点的电容,并且不需要大尺寸的PMOS保持管,提高电路速度的同时降低功耗。第二种结构在分块的基础上,将时钟端直接接到NMOS下拉网络的源端,省去标准多米诺逻辑中的尾管,使电路性能进一步提高。HSPICE模拟结果表明,与传统多米诺逻辑对比,两种结构在性能上有很大提升。
【机 构】
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国防科技大学计算机学院重点实验室 长沙 410073
【出 处】
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第十一届计算机工程与工艺全国学术年会
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本文设计实现了两种动态高扇入电路结构,第一种结构将传统多米诺逻辑中的NMOS下拉网络分为多个块,有效地降低了动态节点的电容,并且不需要大尺寸的PMOS保持管,提高电路速度的同时降低功耗。第二种结构在分块的基础上,将时钟端直接接到NMOS下拉网络的源端,省去标准多米诺逻辑中的尾管,使电路性能进一步提高。HSPICE模拟结果表明,与传统多米诺逻辑对比,两种结构在性能上有很大提升。
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