随着微电子技术的迅速发展，集成电路的集成度和复杂度不断提高，特征尺寸不断减小，超大规模集成电路技术已经可以在单个芯片上集成上亿个晶体管，工作频率达到2GHz以上，这些使得集成电路的测试越来越困难。为了更好地完成对集成电路的测试，保证其可靠性，可测试性设计（Design ForTest, DFT）应运而生，DFT在设计电路时就考虑其测试问题，设计出的电路具有更高的可测试性。其中，内建自测试（Built In Self Test, BIST）是一种应用广泛的可测试性设计，BIST通过在电路内部建立测试生成、响应分析、测试控制单元等结构，实现内建自测试，减少测试对费用昂贵的自动测试设备的依赖。测试向量生成器（Test Pattern Generator, TPG）的设计是BIST方案中最关键的部分，TPG的选择在一定程度上决定BIST技术的硬件开销和测试效率，因此很多对BIST的研究都集中在TPG的设计上。结构简单、硬件开销小的线性反馈移位寄存器（Linear Feedback Shift Register, LFSR）作为伪随机测试生成器最常用的硬件结构，在BIST技术中得到广泛的研究和应用。作为一种BIST技术，由被测电路自己施加测试向量（Test Patterns Applied by Circuit Under Test, TPAC）的自测试方法把被测电路（Circuit Under Test, CUT）视为一种可以利用的测试资源。本文首先阐述集成电路测试基本理论，介绍TPAC的基本原理和LFSR重播种测试生成，分析循环自测试路径技术。为了优化TPAC的测试结构，本文将TPAC测试结构中的部分触发器构造为一个LFSR（L级），仅从电路内部反馈得到测试向量的种子（L位），通过电路自反馈实现LFSR重播种，从分组个数、硬件开销两个方面对TPAC进行改进。采用含无关位的MinTest测试集对ISCAS’85基准电路的实验结果表明，本文方法可以有效减少测试硬件开销，提高故障覆盖率。作为一种有效的电路自测试技术，本文提出的方法不仅适用于组合电路，同时也能应用于时序电路的自测试。通过将全扫描设计的时序电路中的扫描触发器（Scan Flip-Flop, SFF）改造为带多路选择器的SFF（SFF with multiple, SFFM），使得SFF既可以接收其原来的输入，也可以接收来自电路内部反馈节点的响应值，将SFFM和额外添加的触发器构造为一个LFSR，得到时序电路的自测试结构，实现时序电路自测试。最后针对ISCAS’89基准电路和含无关位的MinTest进行相关实验，实验结果进一步表明本文方法的可行性和有效性。