科技飞速发展的今天,人们对于便携式电子产品的集成化程度要求越来越高。在电子产品小型化趋势下,芯片面积不断地被缩减,芯片的工作电压也在不断地降低。电源管理类芯片作为其中的关键组成部分更是被提出了更高的要求,因此高性能、低功耗、高稳定性电源芯片一直是模拟集成电路设计的重要方向。低压差线性稳压器作为电源管理类芯片中的一员,具有结构简单、体积小、功耗低等优点,已经得到行业内广泛的应用,具有重要的研究意义。本文针对当前市场需求完成了一款具有低静态电流、高电源抑制比特性的低压差线性稳压器的设计。在降低静态电流方面,本文从LDO各部分静态电流消耗开始研究,找出稳压器的主要静态电流部分,包括误差放大器、带隙基准以及调整管。为了实现低静态电流特性,本文设计优化误差放大器结构,选择静态电流较小的PMOS作为功率管,减少静态电流消耗。为提高电源抑制比,采用前馈波纹消除方法在功率管的栅极增加一个接近电源纹波的电压,使得功率管调制电压V_GS免受电源纹波噪声影响提高稳压器的电源抑制比。最后完成稳压器各个模块的具体电路设计,主要包括:基准电压源、偏置电路、误差放大器、保护电路、使能电路和功率管等。本文设计的低静态电流、高电源抑制比的低压差线性稳压器基于华虹公司0.18μm CMOS工艺,在Cadence软件中借助Hspice D仿真平台对稳压器进行仿真验证。仿真结果显示稳压器在–50℃～125℃环境下输出2.8V稳定电压,输入电压范围3.0V～5.5V,最大负载电流为250m A,静态电流可以低至12μA,具有较低的静态功耗。当负载为20m A时,稳压器在1k Hz处具有82d B的电源抑制比,在高频100k Hz时仍然具有60d B的电源抑制比。此外稳压器的相位裕度在轻载和重载的状态下都比较高,系统具有一定的稳定性,仿真结果中稳压器的其他性能参数也都符合要求,可以满足本次设计的标准。在完成稳压器芯片电路设计并仿真验证后,借助Virtuoso版图设计工具进行版图设计。在设计过程中,严格遵守版图设计规则和工艺要求,做好关键器件匹配,注意闩锁效应和天线效应。设计完成后,对版图进行DRC（设计规则检查）和LVS（版图和电路图对比检查）,最终生成GDS II文件。