近年来,超高清4K分辨率的显示器逐渐成为市场的主流,8K甚至10K也即将走进我们的生活。视频分辨率的不断提升必然会消耗更多的显示链路带宽,现有的显示链路不能满足快速增长的带宽需求。尽管市场上存在许多视频压缩标准,但是逻辑复杂,不利于硬件实现。显示流压缩（Display Stream Compression,DSC）标准是一种轻量级视频压缩算法,可以有效缓解显示链路带宽的压力。同时DSC标准可以使用较少的硬件资源,实现实时的视频压缩,并且能够达到视觉无损的效果。因此本文通过对DSC算法的深入研究,设计了DSC编码器内关键模块的硬件电路,并在FPGA平台上对其进行了功能仿真。除此之外,受到DSC中编码方案的启发,针对图像传感器直接输出未压缩视频数据会占用较大传输带宽的问题,提出了一种片上视频压缩算法,在视频数据输出之前实现数据的压缩。本文首先研究了DSC视频压缩算法的编码原理,分析了编码器中色彩空间转换、预测和量化、色彩历史目录索引、速率控制等模块中数据处理的原理和流程。然后在此基础上,使用流水线设计思想完成了各数据处理模块的硬件电路设计,满足了实时视频压缩的要求。接下来基于编码器的工作原理,搭建了编码器中各模块的仿真模型,分析了输出数据与算法设计的一致性。本文基于Xilinx公司的KC705型号开发板对DSC编码器中各个模块进行设计,实现了DSC算法中编码器的基本要求。仿真结果表明,本设计可以支持RGB和YUV两种格式的数据输入,支持8比特/分量的4:4:4格式视频输入;通过流水线的设计使编码器满足1像素/时钟的实时处理速率;可支持的视频压缩比为3:1。本文基于DSC算法中熵编码方案和图像传感器工作原理,提出了一种使用帧间差值的图像传感器片上视频压缩算法。本文基于图像传感器的工作原理搭建了传感器级视频压缩模型,对提出的片上视频压缩算法仿真验证。仿真结果表明,当分块大小设为4×4,阈值设为63时,使用帧间差值编码的压缩算法可以实现最优的压缩效果。在无光且静止的条件下,该算法实现了1.72比特/像素的压缩效果。综上所述,本文设计的编码器硬件电路和提出的片上视频压缩算法都能较好地实现视频图像压缩。