随着工艺尺寸的不断缩减,集成电路的辐射敏感度也在不断增加,传统的体硅工艺已不能满足抗辐射集成电路的制造需求。与体硅工艺相比SOI(Silicon On Insulator,绝缘体上硅)工艺可靠性高、速度快、抗辐射能力强,逐步成为抗辐射集成电路制造的首选工艺。随着集成度的提高,SEE(Single Event Effect,单粒子效应)所引发的软错误将成为集成电路系统主要威胁。应抗辐射集成电路(宇航级高性能DSP)设计的需求,本文利用数值模拟的方法,对基于SOI工艺的MOSFET抗SET(Single Event Transient,单粒子瞬态)性能进行了模拟研究。文章主要围绕以下几点展开研究:1.本文在分析已有的SOI器件仿真环境的基础上建立了集成式器件仿真平台。基于此平台完成了带体接触的部分耗尽型SOI器件的3D模型创建。2.本文对40nm工艺尺寸下SOI NMOSFET进行了工艺校准,提出了动态影响因子的概念和定性与定量分析相结合的校准方法,提高了工艺校准的精度,缩短了校准周期。3.本文采用混合模拟的方法分别对体硅和SOI工艺下SET的产生进行了模拟,并结合仿真结果对SET脉冲产生机理进行了分析。同时对器件仿真过程中常见的收敛问题进行了分析,并结合仿真实例提出了解决方法。4.本文对SOI PMOSFET中的关键结构参数和温度进行了模拟研究,重点分析了它们对SET脉冲宽度的影响,给出了各关键参数与SET脉宽之间的关系曲线图。器件对SET的敏感面积也是衡量其抗辐射性能的一个重要指标。本文以90nm工艺尺寸下的PMOSFET为研究对象,分别对体硅和SOI工艺器件的SET敏感面积进行了模拟研究,并结合模拟结果进行了对比分析。