随着集成电路工艺的提高和通信技术的飞速发展,锁相环(PLL)技术得到了广泛的应用。射频收发机中,锁相环作为频率综合器使用,为混频器提供干净的本振信号,因此频率综合器的相位噪声和杂散是衡量信号质量的关键指标。基于本文提出的设计方法,设计一款高性能K波段分数分频频率综合器。在环路滤波器(LPF)的研究中,讨论了环路滤波器的设计方法,推导了频率综合器中各个模块的噪声传输函数。详细讨论了电荷泵(CP)工作原理,分别从整数分频模式和分数分频模式的角度研究了电荷泵噪声,其中分数分频模式下,本文提出了共模负反馈(CMFB)的噪声对电荷泵贡献噪声的分析方法。在高速分频器的研究中,本文建立了一套基于电流矢量分析的电流模逻辑-D触发器(CML-DFF)注入锁定型高速分频器分析方法,根据这个模型可以直观的设计CML-DFF分频器的自振荡频率。相对传统的自振荡判断准则,本文提出的方法更加适用于CML-DFF分频器。另外,本文提出了调节CML-DFF分频器自振荡频率的新方法,有效拓展了分频器的锁定范围。与国外高水平论文相比,本文设计的电阻负载与电感负载CML-DFF分频器在功耗与锁定范围性能具有显著优势。在多模分频器的研究中,本文引入重新定时电路技术,优化时序。通过测试结果可知,分数分频模式下,频率综合器带内相位噪声可以很好的优化。结合以上研究内容,基于TSMC 90nm CMOS工艺设计了一款K波段频率综合器芯片,测试结果表明输出摆幅、杂散性能以及相位噪声性能均满足发射机系统指标要求。该芯片可工作在高温125℃至低温-40℃。