随着原子钟技术的不断发展，原子钟的频率稳定性等方面的性能不断提高，但其体积与功耗始终是限制其广泛应用的瓶颈之一，而小型化、低功耗原子钟在诸如GPS导航系统、作业平台中都有着重要的应用。　　本文介绍了一种基于相干布局囚禁(CPT)现象的、低功耗的原子钟电路系统的设计与实现。在详细介绍了相干布局囚禁现象的物理机制的基础上，本文提出了本CPT原子钟系统的整体结构方案，并指出了该方案在低功耗条件约束下需要解决的主要问题。　　在对整体系统结构进行介绍后，由于DDS在本系统中的重要位置，本文首先介绍了基于CORDIC算法的低功耗DDS实现方案，详细阐述了CORDIC算法的原理与基于CORDIC算法的DDS系统框架，最后给出了DDS的RTL级实现;介绍了DDS的CORDIC实现后，本文详细介绍了该低功耗系统的硬件实现方案，逐一给出了各个系统模块的低功耗实现;在介绍了硬件系统的实现以后，本文详细介绍了基于FPGA的VHDL锁定控制程序设计，主要包括通过FPGA对各个功能模块的配置与操作、吸收峰寻峰与锁定控制逻辑、CPT峰锁定控制逻辑。　　最后，在介绍了所有软硬件设计实现以后，本文的最后部分详尽的介绍了系统锁定的整个实验过程以及每阶段过程的实验现象，并在此基础上对本原子钟系统的控温性能、频率稳定度性能与整体功耗水平进行了测量与介绍。本系统的百秒稳定度达到约3.5×10-11，千秒稳定度约为3.1×10-11，电路系统整体功耗约为950mW，电路板约体积为5×8cm2。