振荡器是许多电子系统的主要部分,应用范围从微处理器中的时钟产生到蜂窝电话中的载波合成,要求的结构和性能参数差别很大。利用CMOS工艺设计的稳定、高性能的振荡器通常嵌在相位锁定系统中。锁相环的迅速发展和广泛应用使其成为当前模拟集成电路的核心技术之一。作为通讯系统应用最为广泛的一个模块,锁相环在高速处理器的时钟产生中有着广泛的应用。集成电路的特征尺寸已达到超深亚微米阶段,特征电压也已经降到1V以下,功耗问题伴随噪声突现出来,功耗和性能的权衡成为模拟设计的难点。本文通过电路的基本特征的描述,对高频电路功率损耗的一般描述方法的阐述,研究了高速、低功耗振荡器的模型,并对其进行参数分析。提出了一个低功耗、低相位噪声的电感电容射频压控振荡器的结构。本文还研究了锁相环各模块电路的多种结构,比较了其性能,分析了锁相环的技术参数,提出了一个高性能的电荷泵锁相环,使其为数模混合芯片提供稳定的时钟。本文设计了满足锁相环环路整体性能的鉴频鉴相器,其鉴相精度高、速度快、功耗低。采用了修改的真单相位时钟逻辑结构触发器,提高了电路工作速度。讨论了PLL环路的参数模型,包括PLL各模块的参数抽象方法,环路的开闭环传输方程和开环带宽,并对PLL环路性能和环路滤波器性能之间的关系作了理论分析。对满足性能要求的电路进行了后端版图设计。首先对工艺进行了介绍;其次介绍了电路版图设计的布局、布线和考虑的因素;再次介绍了各模块的版图设计;最后给出了后仿真的结果。本课题的电路实现采用IBM的0.18μm CMOS 1P6M 1.8V混合信号工艺。所有电路设计采用全定制设计流程,版图面积为74×115μm~2,已经将版图数据向foundry提交,即将流片。