锁相环(Phase-Locked Loop,PLL)因其频率的精准性而广泛得应用在频率综合器(FrequencySynthesizer,FS)中,锁相环通过比较相位从而实现频率锁定的功能,锁频环(Frequency-LockedLoop,FLL)通过比较参考信号和环路反馈信号的频率从而直接锁定频率。论文主要介绍了锁相环和锁频环的系统,设计了一款基于锁频环的频率综合器,主要包括频率电压转换器(Frequency-to-Voltage Converter,FVC)、运算放大器(Operational Amplifier,OPA)、压控振荡器(Voltage-Controlled Oscillator,VCO)和分频器(Divider)等模块。本芯片采用GSMC 130nmCMOS工艺,核心面积约为470μm ×350μm,后仿结果显示该锁频环输出中心频率为1GHz,锁定时间约为1.1μs。测试结果显示在1.2V的供电电压下,芯片功耗为26.4mW,输出中心频率为651MHz,相位噪声为-124dBc/Hz@1MHz,并实现了频率锁定的功能。振荡器输出频率决定了锁频环的输出频率,振荡器采用了外接电感的形式,导致测试出的输出频率低于仿真结果。为了更简单有效的测量振荡器的性能参数,论文还提出了一种用于LC振荡器特征参数的非接触式测量方法,可以在振荡器掉电的情况下测量振荡器的特征参数,包括谐振频率和品质因数,并采用电子设计自动化(Electronic Design Automation,EDA)软件仿真了该VCO的性能参数,该仿真结果与理论计算值高度吻合,从而从理论分析和建模仿真两个方面验证了此方法的可行性。