静电放电(Electro-Static Discharge,ESD)是有限的电荷在两个不同电势的物体之间转移的事件。ESD产生的瞬间高电压和大电流,会导致半导体集成电路发生失效。近年来,主流半导体工艺从微米量级进步到纳米工艺量级,这意味着芯片具有更小的尺寸和更大的规模,相应的对ESD防护设计的要求也更加严格。全芯片ESD防护设计是集成电路芯片工程应用的重点,本文将结合纳米工艺的特点,设计针对片上全芯片电路的ESD防护方案,并重点在28nm工艺上完成流片验证。本文的主要工作集中在以下三个方面:(1)就目前低压纳米工艺ESD防护的发展态势做了简要介绍,系统性的阐述了与ESD防护相关的基础理论,包括工程应用中常用的四种ESD测试模型和ESD设计窗口的计算方法。详细介绍了常用的四种ESD防护器件Diode、BJT、MOSFET和SCR的工作原理和优化器件触发电压与维持电压的方法。(2)针对28nm工艺中1.8V工作电源电压芯片制定了三种全芯片ESD防护方案,设计窗口为2.7V-6.12V。输入/输出(Input/Output,I/O)端口防护器件分别使用文章中介绍的PN结二极管、MOSFET和LVTSCR三类ESD保护器件,电源钳位电路使用通过探测ESD脉冲上升沿触发的RC钳位电路(RC Power Clamp)。分别对这三种全芯片防护方案的封装电路进行ESD测试,结果显示三种方案全部满足2KV HBM和400V CDM的测试要求。本文还针对一个3.3V工作电源电路中的一个失效I/O进行了失效分析,使用OBRICH热点定位、电路仿真、TLP测试和工艺分析这四种方法以验证失效机制,最后针对性的提出了两种改进方案。(3)针对传统全芯片ESD防护网络消耗的芯片面积过大的问题,创新性地提出了一种紧凑复合型SCR器件(Compact Compound SCR,CCSCR)。CCSCR内部寄生了三条SCR放电通路和三条二极管放电通路,CCSCR采用本征寄生SCR和ESD二极管作为主要的ESD放电路径,可以实现六种ESD放电模式(PS、PD、NS、ND、DS、SD)的全芯片ESD防护,能大大降低芯片的面积消耗,实现高ESD鲁棒性。TCAD(Technology Computer-Aided Design)仿真结果表明,所提出的CCSCR具有较低的触发电压和较高的维持电压。此外,还提出了利用RC探测电路作为CCSCR的外挂辅助触发电路的方法来进一步降低主放电器件SCR的触发电压。