椭圆曲线上的双线性对是构造基于身份标识的加密机制的关键技术。双线性对的计算涉及复杂的数据结构和数学运算,因而在实现的时候耗时较多,这也成了限制其快速推广的重要因素。设计专用的硬件加速器是提高双线性对计算性能的一条有效途径。本文提出一种针对Barreto-Naehrig曲线上Optimal ate pairing算法的高效并行硬件架构。这一架构的并行性体现在各个层次上,包括素域和二次扩域的基本运算,以及基于二次扩域的上层运算,尤其是顶层的双二次扩域计算单元架构使得双线性对计算更加高效。本文最终采用Verilog硬件描述语言实现了该硬件模块的设计。为了验证该模块的效率,本文设计了一个包括Microblaze CPU,AXI-Lite总线和双线性对计算单元等在内的片上系统(SoC),根据基于身份标识的中国商用密码标准SM9选取参数,在Xilinx Virtex-7 FPGA上进行了验证。结果显示,本文所提出的设计使用了394,806个时钟周期完成128位安全级别的最优Ate对计算,系统的时钟频率可以达到113MHz,在这一时钟频率下的计算时间约为3.49ms,资源使用情况为28k Slice和128个DSP,与相关工作对比表明,本文所提出的硬件设计在性能上具有一定的优势。另外,本文还对系统在抗物理攻击方面的安全性作了分析,说明并行化的硬件设计在提高速度的同时还使系统有了较强的抵抗侧信道攻击的能力。