半导体制造工艺的飞速发展使器件特征尺寸不断缩小、芯片集成度持续提高，但随之而来的电路和器件的可靠性问题也日益严峻。静电放电（ESD）是当前半导体工业中最严重的可靠性问题之一，据统计，半数以上的芯片失效是由其引起的。随着集成电路工艺步入纳米时代，很多传统的ESD防护结构、防护方案变得不再有效；日益复杂的内部电路也对芯片端口的ESD防护提出了更高的要求。因此，根据新工艺的特点及电路的新需求，改进或重新设计ESD防护单元，提供有效可靠的ESD防护，具有重要的科学意义和应用价值。本论文重点针对MOS集成电路开展ESD防护器件的研究。首先介绍了片上ESD防护的设计方法学，对基于PAD和基于电源轨的两种设计方法进行了比较，并介绍了重要的ESD测试模型、测试方法及设备。在此基础上，开展了下面两大部分的研究。第一部分主要对基于二极管、双极晶体管、NMOS的常用ESD防护单元的工作原理和设计改进开展系统的研究，主要包括：1）为了分析二极管在ESD事件下的正、反向导通特性，利用传输线脉冲（TLP）测试系统研究了ESD二极管的I-V特性，通过仿真分析了其在直流偏置下的C-V特性；提出了当二极管作为ESD防护器件工作于低噪声放大器（LNA）的输入端口时的等效电路，并结合一个超高频段的LNA电路进行了验证；2）对基于5V0.6μm BiCMOS工艺的纵向NPN ESD保护结构进行了研究，提出了一种带P+/N-Well二极管的改进结构，利用NPN集电极与基极之间的寄生电容和二极管作为电容耦合元件，克服了传统纵向NPN ESD自触发结构触发电压较高的缺陷。经流片验证，改进的保护结构的触发电压得到了有效降低，且抗ESD能力级别超过人体模型4kV，并已成功应用于某款双极芯片；3）对0.18μm CMOS工艺下的栅接地NMOS（GGNMOS）结构的ESD特性进行了研究，分析了器件几何参数、版图设计参数、制造工艺对ESD特性的影响，建立了GGNMOS的直流宏模型。第二部分主要对基于可控硅（SCR）的ESD防护器件进行详细的研究。对常用的片上低触发压可控硅（LVTSCR）、RC辅助触发的SCR进行了防护机理分析与设计，并针对传统双向可控硅（DDSCR）触发电压过高这一问题，提出了NMOS嵌入的低触发压DDSCR（NMDDSCR）、PMOS嵌入的低触发压DDSCR（PMDDSCR）两种改进结构。新结构不仅明显降低了触发电压，而且维持电压高于3.3V，使它们能可靠地工作在1.8V、3.3V电路端口，且免受闩锁问题的困扰。