随着集成电路特征尺寸进入深亚微米阶段，集成电路的物理设计遇到了很多新的问题，时钟线网问题就是要面临的主要问题之一。　　在高性能时钟树设计中，为了优化系统性能，时钟信号必须同时到达每一个寄存器。在器件密度越来越高的情况下，如何进行时钟布线并使得时钟的延迟和偏差最小，是时钟树优化研究的主要问题。在深亚微米设计中，时钟网络分布于整个芯片面积，驱动很大的负载，并以很高的频率翻转，消耗大量的能量。而当前许多芯片设计都要求低功耗设计，因此一个好的时钟树综合设计已经成为一款高性能芯片设计的迫切要求。　　本课题在充分研究时钟网络的分类和传统的时钟树综合的基础上，根据YAKSOC的时钟结构分别提出两种优化方案：基于时钟偏差优化的时钟树综合和基于功耗优化的时钟树综合，并通过多次试验，给出优化结果相关参数对比。根据各项试验结果，综合分析，总结出能够有效为时序收敛服务并且在功耗上实现较优化的时钟树综合方案。　　本文介绍了深亚微米条件下YAK SOC芯片的逻辑综合、物理实现和验证的流程。对标准单元布局、IO布局、时钟树综合、布线等重要的步骤给出了详细的介绍，最终成功完成了YAK SOC芯片的物理设计。设计得到的GDSII版图文件，经过验证，满足时序要求和达到预定的电路功能，并通过了DRC和LVS检查，可以交付流片。　　本文的研究结果对于深亚微米工艺下的大规模物理设计与优化，具有一定的创新性意义和应用价值。